專利名稱：一種1pps鎖存器及控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種信號鎖存器及控制方法，特別是涉及一種用于IPPS信號比較的鎖存器及控制方法。
背景技術(shù)：
衛(wèi)星導(dǎo)航系統(tǒng)主要用來導(dǎo)航、定位和定時，其衛(wèi)星上通常安裝有銫原子鐘，能夠提供很高精度的同步脈沖信號，其中包括秒脈沖信號(簡稱1PPS)。由于衛(wèi)星的時鐘系統(tǒng)具有長期穩(wěn)定，對外界因素變化不敏感的特性，所以各種系統(tǒng)都逐步采用以衛(wèi)星提供的時間信號和頻率信號作為本系統(tǒng)的時鐘參考。通常系統(tǒng)中都設(shè)有本地時鐘，當(dāng)衛(wèi)星信號出現(xiàn)異常或不可用時，系統(tǒng)能夠自動切換時間信號源，依靠內(nèi)置高穩(wěn)晶振繼續(xù)提供高可靠性的時間和頻率信號輸出1PPS，在短時間內(nèi)仍保持有較高的精度。當(dāng)衛(wèi)星IPPS信號可用時，系統(tǒng)可以利用本地IPPS信號源與衛(wèi)星IPPS信號的比較，使時鐘在較短的時間內(nèi)達(dá)到較高的準(zhǔn)確度。目前我國可用的衛(wèi)星系統(tǒng)有GPS系統(tǒng)和北斗系統(tǒng)。GPS系統(tǒng)具有良好實時性，但由于GPS是由美國軍方控制，在關(guān)鍵時刻使用時有極大地限制。北斗衛(wèi)星系統(tǒng)是我國自主研制的全天候、區(qū)域性導(dǎo)航定位系統(tǒng)，具有定位、授時、通信三大功能。由于衛(wèi)星發(fā)射信號到達(dá)接收端的距離遙遠(yuǎn)，在信號傳輸過程中一般會受到星歷誤差、無線鏈路的傳輸衰耗、多徑效應(yīng)、外界干擾引入誤碼及延時抖動等不同來源，不同時段的干擾，均會引起IPPS信號的漂動，如不能準(zhǔn)確識別IPPS相位，會直接影響授時性能。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種IPPS鎖存器用于消除本地IPPS信號的累積相位誤差。 提供一種利用本鎖存器的控制方法，實現(xiàn)高精度、高可靠的IPPS信號輸出。本發(fā)明的IPPS鎖存器，包括鑒相器，二階數(shù)字濾波器，壓控振蕩器，二階數(shù)字濾波器由FPGA器件構(gòu)成，F(xiàn)PGA器件的邏輯單元連接結(jié)構(gòu)根據(jù)matlab構(gòu)建的濾波模型以VHDL硬件描述語言定義。還包括時鐘倍頻模塊，倍頻數(shù)為2或4。還包括浮點DSP，連接二階數(shù)字濾波器的信號輸入端和信號輸出端。壓控振蕩器的輸出信號經(jīng)分頻后作為鑒相器的輸入信號。由FPGA器件構(gòu)成的二階數(shù)字濾波器包括第一乘法器，第二乘法器，第三乘法器， 加法器，累加器，第一乘法器的輸出作為累加器的輸入；累加器的輸出和第二乘法器的輸出作為加法器的輸入；加法器的輸出作為第三乘法器的輸入。本發(fā)明的IPPS鎖存器進行IPPS信號控制的方法，步驟包括衛(wèi)星IPPS信號和本地IPPS信號輸入鑒相器；鑒相器輸出的相位差值經(jīng)過浮點DSP數(shù)據(jù)類型轉(zhuǎn)換為浮點型；在matlab對二階數(shù)字濾波建模，用VHDL語言在基于FPGA的二階數(shù)字濾波器中實現(xiàn)系數(shù)可調(diào)的濾波器結(jié)構(gòu)，對浮點型相位差值進行平滑濾波計算；通過浮點DSP對二階數(shù)字濾波器的輸出值經(jīng)過浮點DSP數(shù)據(jù)類型轉(zhuǎn)換為整型；浮點DSP 003將整型數(shù)據(jù)輸出給數(shù)字壓控振蕩器；壓控振蕩器根據(jù)輸入的數(shù)據(jù)調(diào)整IPPS的輸出相位；壓控振蕩器輸出地IPPS信號作為輸入信號，反饋回鑒相器。步驟還包括調(diào)整時鐘倍頻模塊的倍頻數(shù)，使倍頻數(shù)為4，鑒相器時鐘頻率達(dá)到 200MHZ。步驟還包括二級數(shù)字濾波器的輸出值與比例系數(shù)做乘積運算，然后進行數(shù)據(jù)類型轉(zhuǎn)換。步驟還包括二級數(shù)字濾波器將鑒相器輸出的鑒相值與濾波系數(shù)進行乘積運算。本發(fā)明的IPPS鎖存器鎖存衛(wèi)星接收機輸出的IPPS信號，用以得到一個穩(wěn)定度高、 變化平滑的本地IPPS信號。下面結(jié)合附圖對本發(fā)明的實施例作進一步說明。


圖1為本發(fā)明一種IPPS鎖存器實施例的結(jié)構(gòu)示意圖；圖2為本發(fā)明一種IPPS鎖存器實施例中基于FPGA的二階數(shù)字濾波器的結(jié)構(gòu)示意圖；圖3為本發(fā)明一種IPPS鎖存器實施例中的二階數(shù)字濾波器的仿真效果圖。
具體實施例方式如圖1所示，本發(fā)明IPPS鎖存器的實施例包括時鐘倍頻模塊001，鑒相器002，浮點DSP (數(shù)字信號處理器)003，二階數(shù)字濾波器004，壓控振蕩器005。時鐘倍頻模塊001 對本地時鐘頻率進行倍頻，以實現(xiàn)控制鑒相器002工作頻率，提高本地IPPS信號跟蹤衛(wèi)星 IPPS信號的效果?？梢愿鶕?jù)不同的本地時鐘系統(tǒng)的性能參數(shù)進行調(diào)整，在本實施例中倍頻頻率達(dá)到4倍頻，200MHzο鑒相器002對衛(wèi)星信號接收機輸入的IPPS和本地IPPS信號進行鑒相，輸出兩個信號之間的相位差。浮點DSP 003將鑒相器002的輸出相位差值信號轉(zhuǎn)換為浮點數(shù)據(jù)類型，實現(xiàn)相位差值信號的高精度保真；同時可以完成將浮點數(shù)據(jù)轉(zhuǎn)換為整形數(shù)據(jù)類型。二階數(shù)字濾波器004將存在于相位差信號數(shù)據(jù)中的噪聲和干擾濾除，使衛(wèi)星信號傳輸過程中各類干擾對IPPS信號的干擾降至最低，輸出平滑、陡直的控制電壓數(shù)據(jù)。二階數(shù)字濾波器004由FPGA(現(xiàn)場可編程門陣列)器件構(gòu)成，F(xiàn)PGA芯片主要由可編程輸入輸出單元、基本可編程邏輯單元、時鐘管理、嵌入塊式RAM等部分組成。用戶可以通過編程語言靈活控制基本可編程邏輯單元完成復(fù)雜的信號噪聲過濾的業(yè)務(wù)邏輯。數(shù)字濾波的邏輯結(jié)構(gòu)通過matlab數(shù)學(xué)軟件的實時仿真，形成濾波模型，然后以 VHDL (高速集成電路硬件描述語言)將模型的控制邏輯以控制代碼形式寫入FPGA器件，實現(xiàn)數(shù)字信號濾波，可以突出有用頻率的信號，衰減無用頻率的信號，抑制干擾和噪聲，以達(dá)到提高信噪比或選頻的目的。
控制電壓數(shù)據(jù)經(jīng)浮點DSP 003轉(zhuǎn)換為整形數(shù)據(jù)類型，由壓控振蕩器005形成控制電壓值，調(diào)整本地IPPS信號的輸出相位。本發(fā)明的IPPS鎖存器實施例通過鑒相器002，二階數(shù)字濾波器004和壓控振蕩器 005形成鎖相環(huán)路，壓控振蕩器005輸出的IPPS信號經(jīng)分頻后與衛(wèi)星IPPS信號作為本地鑒相器002的輸入信號，實現(xiàn)本地IPPS信號與衛(wèi)星IPPS信號頻率和相位的同步。在利用本發(fā)明的IPPS鎖存器進行IPPS信號控制的方法，包括使用4倍頻的時鐘倍頻模塊001，使鑒相器002時鐘頻率達(dá)到200MHZ ；衛(wèi)星IPPS信號和本地IPPS信號輸入鑒相器002 ；鑒相器002輸出的相位差值經(jīng)過浮點DSP 003數(shù)據(jù)類型轉(zhuǎn)換為浮點型；在matlab對二階數(shù)字濾波建模，用VHDL語言在基于FPGA的二階數(shù)字濾波器004 中實現(xiàn)系數(shù)可調(diào)的濾波器結(jié)構(gòu)，對浮點型相位差值進行平滑濾波計算；通過浮點DSP 003對二階數(shù)字濾波器004的輸出值與比例系數(shù)做乘積運算，將運算的值經(jīng)過浮點DSP 003數(shù)據(jù)類型轉(zhuǎn)換為整型；浮點DSP 003將整型數(shù)據(jù)輸出給數(shù)字壓控振蕩器005 ；壓控振蕩器005根據(jù)輸入的數(shù)據(jù)調(diào)整IPPS的輸出相位；壓控振蕩器005輸出地IPPS信號作為輸入信號，反饋回鑒相器001。如圖2所示，由FPGA器件構(gòu)成的二階數(shù)字濾波器004包括第一乘法器MOOl，第二乘法器M002，第三乘法器M003，加法器SOOl，累加器AOOl。第一乘法器MOOl和第二乘法器M002將鑒相器002輸出的鑒相值si03分別與濾波系數(shù)siOl、si02進行乘積運算；將第一乘法器MOOl的乘積結(jié)果送到累加器AOOl進行累加；將累加器AOOl輸出的數(shù)據(jù)與第二乘法器M002輸出的數(shù)據(jù)輸出給加法器SOOl ；將加法器SOOl輸出的數(shù)據(jù)與比例系數(shù)si04在第三乘法器M003中進行乘積運算，將結(jié)果數(shù)據(jù)輸
出ο如圖3所示，通過利用matlab數(shù)學(xué)仿真軟件，對二階數(shù)字濾波器004數(shù)學(xué)模型的仿真計算，可以直觀的看到經(jīng)過二階數(shù)字濾波器004后的IPPS相位差信號平滑，電平前后沿陡直，電平完整。在較長的計數(shù)周期內(nèi)，信號平穩(wěn)。以上所述的實施例僅僅是對本發(fā)明的優(yōu)選實施方式進行描述，并非對本發(fā)明的范圍進行限定，在不脫離本發(fā)明設(shè)計精神的前提下，本領(lǐng)域普通技術(shù)人員對本發(fā)明的技術(shù)方案作出的各種變形和改進，均應(yīng)落入本發(fā)明權(quán)利要求書確定的保護范圍內(nèi)。
權(quán)利要求
1.一種IPPS鎖存器，包括鑒相器(002)，二階數(shù)字濾波器(004)，壓控振蕩器(005)， 其特征在于二階數(shù)字濾波器(004)由FPGA器件構(gòu)成，F(xiàn)PGA器件的邏輯單元連接結(jié)構(gòu)根據(jù) matlab構(gòu)建的濾波模型以VHDL硬件描述語言定義。
2.根據(jù)權(quán)利要求1所述的IPPS鎖存器，其特征在于包括時鐘倍頻模塊(001)，倍頻數(shù)為2或4。
3.根據(jù)權(quán)利要求2所述的IPPS鎖存器，其特征在于包括浮點DSP(003)，連接二階數(shù)字濾波器(004)的信號輸入端和信號輸出端。
4.根據(jù)權(quán)利要求3所述的IPPS鎖存器，其特征在于壓控振蕩器(005)的輸出信號經(jīng)分頻后作為鑒相器(002)的輸入信號。
5.根據(jù)權(quán)利要求4所述的IPPS鎖存器，其特征在于由FPGA器件構(gòu)成的二階數(shù)字濾波器(004)包括第一乘法器(M001)，第二乘法器(M002)，第三乘法器(M003)，加法器(S001)， 累加器(A001)，第一乘法器(M001)的輸出作為累加器(A001)的輸入；累加器(A001)的輸出和第二乘法器(M002)的輸出作為加法器(S001)的輸入；加法器(S001)的輸出作為第三乘法器(M003)的輸入。
6.根據(jù)權(quán)利要求1至5任一所述的IPPS鎖存器進行IPPS信號控制的方法，步驟包括衛(wèi)星IPPS信號和本地IPPS信號輸入鑒相器(002)；鑒相器(002)輸出的相位差值經(jīng)過浮點DSP (003)數(shù)據(jù)類型轉(zhuǎn)換為浮點型；在matlab對二階數(shù)字濾波建模，用VHDL語言在基于FPGA的二階數(shù)字濾波器(004)中實現(xiàn)系數(shù)可調(diào)的濾波器結(jié)構(gòu)，對浮點型相位差值進行平滑濾波計算；通過浮點DSP (003)對二階數(shù)字濾波器(004)的輸出值經(jīng)過浮點DSP (003)數(shù)據(jù)類型轉(zhuǎn)換為整型；浮點DSP(003)將整型數(shù)據(jù)輸出給數(shù)字壓控振蕩器(005)；壓控振蕩器(005)根據(jù)輸入的數(shù)據(jù)調(diào)整IPPS的輸出相位；壓控振蕩器(005)輸出地IPPS信號作為輸入信號，反饋回鑒相器(001)。
7.根據(jù)權(quán)利要求6所述的IPPS信號控制的方法，步驟還包括調(diào)整時鐘倍頻模塊(001)的倍頻數(shù)，使倍頻數(shù)為4，鑒相器(002)時鐘頻率達(dá)到 200MHZ。
8.根據(jù)權(quán)利要求7所述的IPPS信號控制的方法，步驟還包括二級數(shù)字濾波器(004)的輸出值與比例系數(shù)做乘積運算，然后進行數(shù)據(jù)類型轉(zhuǎn)換。
9.根據(jù)權(quán)利要求8所述的IPPS信號控制的方法，步驟還包括二級數(shù)字濾波器(004)將鑒相器(002)輸出的鑒相值si03分別與濾波系數(shù)si01、si02 進行乘積運算。
全文摘要
一種1PPS鎖存器。包括時鐘倍頻模塊，鑒相器，浮點DSP，二階數(shù)字濾波器，壓控振蕩器。對由接收機輸入的衛(wèi)星1PPS和本地1PPS進行鑒相，將數(shù)字鑒相器輸出的相位差值做數(shù)據(jù)類型轉(zhuǎn)換輸出給二階數(shù)字濾波器，再將二階數(shù)字濾波器輸出的結(jié)果經(jīng)過類型轉(zhuǎn)換輸出給壓控振蕩器，由壓控振蕩器產(chǎn)生本地1PPS。同時提供一種利用本鎖存器的控制方法。
文檔編號H03H17/02GK102346443SQ201110236530
公開日2012年2月8日 申請日期2011年8月17日 優(yōu)先權(quán)日2011年8月17日
發(fā)明者劉忠華, 李大勇, 王振偉 申請人:北斗天匯(北京)科技有限公司