專利名稱：基于fpga的高速fir數(shù)字濾波器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及HR數(shù)字濾波器，特別是一種采用流水線技術(shù)在FPGA上實(shí)現(xiàn)高速HR 濾波器。
背景技術(shù)：
FIR濾波器是一種被廣泛應(yīng)用的基本的數(shù)字信號(hào)處理部件。它可以在保證任意幅頻特性的同時(shí)具有嚴(yán)格的線性相頻特性，同時(shí)其單位沖激響應(yīng)是有限的，沒有輸入到輸出的反饋，是穩(wěn)定的系統(tǒng)。因此，HR濾波器在通信、圖像處理、模式識(shí)別等領(lǐng)域都有著廣泛的應(yīng)用。但在一些實(shí)時(shí)性要求較高的如雷達(dá)控制或無線通訊等系統(tǒng)中，由于程序的順序執(zhí)行，傳統(tǒng)直接型的HR濾波器結(jié)構(gòu)已不能滿足高速系統(tǒng)的要求，其主要原因是受到乘法器和加法器電路的限制。HR濾波器的直接型結(jié)構(gòu)的時(shí)延*Tn+NTa，其中Tn為乘法器的延遲， Ta為加法器的延遲，N+1為濾波器的階數(shù)。顯然，這種結(jié)構(gòu)隨濾波器階數(shù)的增加延遲也相應(yīng)迅速增加，使運(yùn)算速度降低。

發(fā)明內(nèi)容
本發(fā)明解決的問題是克服現(xiàn)有技術(shù)的不足，提供一種基于FPGA的高速HR數(shù)字濾波器，在這種結(jié)構(gòu)下，幾乎不增加任何延時(shí)就可以實(shí)現(xiàn)任何階數(shù)的高速HR濾波器，使運(yùn)
算速度提高。本發(fā)明的技術(shù)解決方案一種基于FPGA的高速FIR數(shù)字濾波器，其特點(diǎn)在于采用3級(jí)流水線來實(shí)現(xiàn)，改進(jìn)的Booth編碼模塊、部分積加法器陣列模塊作為流水線設(shè)計(jì)的第一級(jí)，對(duì)2M項(xiàng)數(shù)據(jù)壓縮相加的Wallace加法樹作為流水線設(shè)計(jì)的第二級(jí)，M為濾波器的階數(shù)，最終加法器作為流水線設(shè)計(jì)的第三級(jí)，這三級(jí)流水線通過寄存器依次串接起來。流水線技術(shù)的核心設(shè)計(jì)思想是把一個(gè)周期內(nèi)執(zhí)行的邏輯操作分成幾步較小的操作，并在多個(gè)高速的時(shí)鐘內(nèi)完成，每一次邏輯小操作的結(jié)果都存儲(chǔ)在寄存器中，被高速時(shí)鐘同步以便下一個(gè)流水線單元使用，因而它是速度優(yōu)化中最常用的技術(shù)之一。事實(shí)上使用流水線并不會(huì)減少設(shè)計(jì)中的總延時(shí)，有時(shí)甚至?xí)黾硬迦爰拇嫫鞯难訒r(shí)及信號(hào)同步的時(shí)間差，但卻可以提高總體的運(yùn)行速度。在設(shè)計(jì)流水線結(jié)構(gòu)的電路時(shí)，通常把延時(shí)較大的模塊切割成幾塊延時(shí)大致相等的組合邏輯塊，在這些組合邏輯塊之間插入寄存器，整個(gè)流水線的工作時(shí)鐘周期取決于組合邏輯塊中延時(shí)最大的模塊。本發(fā)明采用的改進(jìn)FIR濾波器結(jié)構(gòu)可以用3級(jí)流水線來實(shí)現(xiàn)，改進(jìn)的Booth編碼模塊、部分積加法器陣列模塊作為流水線設(shè)計(jì)的第一級(jí)，對(duì)2M項(xiàng)數(shù)據(jù)壓縮相加的Wallace 加法樹作為流水線設(shè)計(jì)的第二級(jí)，最終加法器作為流水線設(shè)計(jì)的第三級(jí)。當(dāng)實(shí)現(xiàn)的濾波器的階數(shù)較低時(shí)，第一級(jí)是整個(gè)FIR濾波器速度的瓶頸部分，它直接決定了整個(gè)濾波器的工作頻率。當(dāng)實(shí)現(xiàn)的濾波器的階數(shù)很高時(shí)，第二級(jí)將成為濾波器速度的瓶頸，主要取決于由 4-2壓縮加法器組成的Wallace加法樹的層數(shù)，對(duì)于M階的N位FIR濾波器，第一級(jí)流水線中Wallace加法樹的層數(shù)為(N/4)，第二級(jí)流水線中Wallace加法樹的層數(shù)為log2M。本發(fā)明采用的改進(jìn)Booth編碼模塊對(duì)乘數(shù)進(jìn)行編碼后，與被乘數(shù)一起輸入到部分積生成器生成部分積，改進(jìn)的Booth編碼可以使生成的部分積數(shù)目減為一半，對(duì)于N位的乘法器來說，其部分積的數(shù)目成為N/2個(gè)。本發(fā)明采用的部分積加法器陣列模塊使用了由4-2壓縮加法器組成的Wallace加法樹結(jié)構(gòu)。由于使用4-2壓縮加法器，電路的結(jié)構(gòu)大大簡化，并提高了性能。部分積加法陣列模塊的Wallace樹結(jié)構(gòu)中每個(gè)單元為一個(gè)4_2壓縮加法器，它有5個(gè)輸入和3個(gè)輸出端， 在乘法器中能夠?qū)⑺膫€(gè)部分積壓縮為兩個(gè)新的積。另外，在這個(gè)4-2壓縮加法器中Cout2 的產(chǎn)生與Cin的輸入無關(guān)，這正是設(shè)計(jì)者所需要的，因?yàn)镃out2與下一個(gè)4-2壓縮加法器的 Cin相連，如果它的產(chǎn)生與本身的Cin有關(guān)，將產(chǎn)生較大的傳輸延遲，這一優(yōu)點(diǎn)，使電路性能得到很大提高。本發(fā)明采用的最終加法器模塊由進(jìn)位選擇加法器及超前進(jìn)位加法器組成，由于使用流水線技術(shù)，要求這個(gè)部分的時(shí)延與其它流水線級(jí)近似相等，于是，當(dāng)濾波器的輸入輸出位數(shù)N的值比較小時(shí)，可直接用全加器組成的進(jìn)位傳遞加法器代替；如果N的值比較大，可采用2位或4位超前進(jìn)位加法器來代替全加器組成最終加法器，從而可使設(shè)計(jì)面積優(yōu)化。本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于(1)本發(fā)明采用流水線技術(shù)，通過對(duì)基于改進(jìn)Booth算法的并行乘法器的分割重組，結(jié)合4-2壓縮加法器組成的Wallace加法樹，以及最終加法器構(gòu)成了一種高采樣率的 HR濾波器，可以方便的調(diào)整濾波器的階數(shù)和系數(shù)，適合不同場(chǎng)合的應(yīng)用。在這種結(jié)構(gòu)下，幾乎不增加任何延時(shí)就可以實(shí)現(xiàn)任何階數(shù)的高速FIR濾波器。通過編程調(diào)試結(jié)果表明，該設(shè)計(jì)是可靠的，可作為高速數(shù)字濾波器設(shè)計(jì)的較好方案。(2)并行乘法器結(jié)構(gòu)采用改進(jìn)型的Booth編碼，使得部分積的數(shù)目減少一半，極大的提高了運(yùn)算效率。(3)充分利用Wallace樹中4-2壓縮加法器的特性，隨時(shí)將可利用的所有輸入和中間結(jié)果及時(shí)并行運(yùn)算，從而大大節(jié)省了計(jì)算時(shí)延，提高了部分積相加的運(yùn)算速度。(4)將Booth乘法器結(jié)構(gòu)中的最終加法器模塊分割出來，并移到了整個(gè)濾波器結(jié)構(gòu)的最后，同時(shí)在結(jié)構(gòu)上省掉了這個(gè)模塊，是濾波器結(jié)構(gòu)更加緊密。(5)根據(jù)濾波器輸入輸出位數(shù)N的大小，對(duì)最終加法器進(jìn)行了面積優(yōu)化。


圖1為本發(fā)明的結(jié)構(gòu)圖；圖2為本發(fā)明的Booth編碼器門級(jí)電路結(jié)構(gòu)；圖3為本發(fā)明的部分積生成電路結(jié)構(gòu)；圖4為發(fā)明中由4-2壓縮器構(gòu)成的Wallace加法樹結(jié)構(gòu)；圖5本發(fā)明中的基于選擇器的4-2壓縮器結(jié)構(gòu)，其中左圖為基于選擇器的4-2壓縮器結(jié)構(gòu)，右圖為CSA(進(jìn)位保留加法器)結(jié)構(gòu)；圖6為發(fā)明的最終加法器結(jié)構(gòu)；圖7是4位超前進(jìn)位加法器結(jié)構(gòu)。具體實(shí)施方案以下，根據(jù)附圖，對(duì)本發(fā)明的具體實(shí)施方式
進(jìn)行詳細(xì)說明。如圖1所示，改進(jìn)的HR濾波器結(jié)構(gòu)可以用3級(jí)流水線來實(shí)現(xiàn)，Booth編碼模塊、 部分積加法器陣列模塊作為流水線設(shè)計(jì)的第一級(jí)，對(duì)數(shù)據(jù)壓縮相加的Wallace加法樹作為流水線設(shè)計(jì)的第二級(jí)，最終加法器作為流水線設(shè)計(jì)的第三級(jí)，這三級(jí)流水線通過寄存器依次串接起來。位移寄存器不斷的將乘數(shù)送入Booth編碼器進(jìn)行編碼，產(chǎn)生出的3個(gè)控制信號(hào)與被乘數(shù)A—起輸入到部分積生成器中產(chǎn)生出5種不同的部分積，分別為“0Α”、“-Α”、“+Α”、 “-2A”和“+2A”，將所有部分積寄存在寄存器中后同時(shí)送到由基于選擇器的4-2壓縮器和 CSA (進(jìn)位保留加法器)組成的WalIace加法樹中進(jìn)行數(shù)據(jù)壓縮相加產(chǎn)生出一個(gè)和項(xiàng)與一個(gè)進(jìn)位項(xiàng)，再將這兩項(xiàng)寄存在寄存器中后一起輸入到由超前進(jìn)位加法器實(shí)現(xiàn)的最終加法器中進(jìn)行相加得到最后的乘積。如圖2所示，對(duì)于位寬固定的乘法運(yùn)算，生成部分積的多少將直接決定乘法運(yùn)算的速度。采用基4Booth編碼可以使部分積個(gè)數(shù)減半。設(shè)乘數(shù)的η位補(bǔ)碼數(shù)B =
Vib1^lv3…Iv則其二進(jìn)制補(bǔ)碼數(shù)值為
權(quán)利要求
1.一種基于FPGA的高速HR數(shù)字濾波器，其特征在于所述濾波器采用3級(jí)流水線來實(shí)現(xiàn)，改進(jìn)的Booth編碼模塊、部分積加法器陣列模塊作為流水線設(shè)計(jì)的第一級(jí)，對(duì)2M項(xiàng)數(shù)據(jù)壓縮相加的Wallace加法樹作為流水線設(shè)計(jì)的第二級(jí)，M為濾波器的階數(shù)，最終加法器作為流水線設(shè)計(jì)的第三級(jí)。
2.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速HR數(shù)字濾波器，其特征在于所述改進(jìn)Booth編碼模塊對(duì)乘數(shù)進(jìn)行編碼后，與被乘數(shù)一起輸入到部分積生成器生成部分積，改進(jìn)的Booth編碼可以使生成的部分積數(shù)目減為一半，對(duì)于N位的乘法器來說，其部分積的數(shù)目成為N/2個(gè)。
3.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速HR數(shù)字濾波器，其特征在于所述部分積加法器陣列模塊使用了由4-2壓縮加法器組成的Wallace加法樹結(jié)構(gòu)。
4.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速HR數(shù)字濾波器，其特征在于所述最終加法器模塊由進(jìn)位選擇加法器及超前進(jìn)位加法器組成。
全文摘要
一種基于FPGA的高速FIR數(shù)字濾波器，以改進(jìn)的Booth編碼模塊、部分積加法器陣列模塊作為流水線設(shè)計(jì)的第一級(jí)，對(duì)2M項(xiàng)數(shù)據(jù)壓縮相加的Wallace加法樹作為流水線設(shè)計(jì)的第二級(jí)，最終加法器作為流水線設(shè)計(jì)的第三級(jí)。本發(fā)明采用流水線技術(shù)，通過對(duì)高速乘法器的合理分割并組合Wallace加法樹陣列構(gòu)成，可以方便的調(diào)整濾波器的階數(shù)和系數(shù)，適合不同場(chǎng)合的應(yīng)用，運(yùn)算速度大大提高。
文檔編號(hào)H03H17/02GK102355232SQ20111021467
公開日2012年2月15日 申請(qǐng)日期2011年7月29日 優(yōu)先權(quán)日2011年7月29日
發(fā)明者欒軍, 王俊, 袁運(yùn)能 申請(qǐng)人:北京航空航天大學(xué)