專利名稱：一種逐次逼近模數(shù)轉(zhuǎn)化器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字模擬信號互相轉(zhuǎn)換的領(lǐng)域，特別是一種逐次逼近模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
在現(xiàn)代數(shù)字系統(tǒng)中常需要進(jìn)行模擬信號與數(shù)字信號的轉(zhuǎn)換，因此，模數(shù)轉(zhuǎn)換器 (analog-to-digital converter, ADC)是系統(tǒng)構(gòu)成中的重要模塊，往往對系統(tǒng)的性能產(chǎn)生重要影響。與流水級、Sigma-Delta等類型的模數(shù)轉(zhuǎn)換器相比較，逐次逼近型模數(shù)轉(zhuǎn)換器 (successive approximation register analog-digital converter, SAR ADC)具有功耗低、尺寸小等優(yōu)點(diǎn)，尤其因制造工藝與現(xiàn)代數(shù)字CMOS工藝的兼容性好，易于在較低的工藝成本下實(shí)現(xiàn)，因此，SAR ADC獲得了廣泛的范圍，例如便攜式電池供電儀表、筆輸入量化器、 工業(yè)控制和數(shù)據(jù)信號采集器等。在2003年2月出版的《國外電子元器件》2003年第2期第72頁中《解析逐次逼近ADC》一文中，作者介紹了現(xiàn)有SAR ADC的基本結(jié)構(gòu)，主要是由時鐘產(chǎn)生單元、逐次逼近寄存器(SAR)和數(shù)字控制邏輯、采樣/保持電路、數(shù)模轉(zhuǎn)換(DAC)單元、比較器(包括前置放大器和鎖存器)等組成。圖1為現(xiàn)有的一種SAR ADC結(jié)構(gòu)，其中采樣/保持電路嵌入在DAC 單元中。如圖1所示，模擬輸入電壓Vin輸入到DAC單元中，且由DAC單元中的采樣/保持電路采樣保持，將移位寄存器及解碼單元中的N位寄存器設(shè)置為中間值(即100……0，其中第一位，即最高位被設(shè)置為1 ；N為自然數(shù))，以執(zhí)行二進(jìn)制查找算法。因此，DAC單元的輸出電壓Vdac為基準(zhǔn)電壓Vref的二分之一；然后比較單元對Vdac和Vin進(jìn)行比較如果 Vin小于Vdac，比較單元輸出邏輯低(或0)，N位寄存器的最高位清0 ；如果Vin大于Vdac， 比較單元輸出邏輯高(或1)，N位寄存器的最高位則保持為1。隨后SAR邏輯控制單元控制N位寄存器的下一位，將該位強(qiáng)制置為高，再執(zhí)行下一次比較。SAR邏輯控制單元將重復(fù)上述順序操作，直到第N位，即最低位。轉(zhuǎn)換完成時，N位寄存器中就得到了一個N位數(shù)字輸出。在SAR邏輯控制單元進(jìn)行上述轉(zhuǎn)換的過程中，時鐘產(chǎn)生單元接收外部的主時鐘信號， 并經(jīng)過分頻產(chǎn)生不同子時鐘信號，這些子時鐘信號有著相同的頻率，相對主時鐘而言，有著不同的延遲；所述子時鐘信號用以控制產(chǎn)生采樣/保持、數(shù)模轉(zhuǎn)換單元、比較單元進(jìn)行相應(yīng)的工作。一般N位SARADC需要N個比較周期，同時在當(dāng)前一位轉(zhuǎn)換完成之前不得進(jìn)入下一位轉(zhuǎn)換。因此，SAR ADC的工作速度很大程度受到主時鐘信號的制約，也因此導(dǎo)致了現(xiàn)有的 SAR DAC工作速度受到限制，一般不超過5Msps。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種逐次逼近模數(shù)轉(zhuǎn)化器及其轉(zhuǎn)換方法，解決現(xiàn)有逐次逼近模數(shù)轉(zhuǎn)化器中工作速度較低的問題。為解決上述問題，本發(fā)明采用的技術(shù)方案為一種逐次逼近模數(shù)轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換單元，獲取模擬信號和基準(zhǔn)電壓，并將二者耦合后輸出差分信號；比較單元，所述比較單元的輸入端連接所述數(shù)模轉(zhuǎn)換單元的輸出端，包括前置放大器和鎖存器，比較、放大和鎖存所述數(shù)模轉(zhuǎn)換單元輸出的差分信號，并輸出比較結(jié)果；逐次逼近邏輯控制單元，控制所述移位寄存器及解碼單元；移位寄存器及解碼單元，所述移位寄存器及解碼單元的輸入端連接比較單元的輸出端和逐次逼近邏輯控制單元的輸出端，所述移位寄存器及解碼單元的輸出端連接數(shù)模轉(zhuǎn)換單元的輸入端，接收比較單元輸出的比較結(jié)果和逐次逼近邏輯控制單元的移位信號，并進(jìn)行移位動作，輸出移位結(jié)果；時鐘產(chǎn)生單元，接收采樣時鐘信號并產(chǎn)生時序控制信號；還包括信號反饋單元，所述信號反饋單元的輸入端連接于比較單元的輸出端，所述信號反饋單元的輸出端連接于逐次逼近邏輯控制單元，所述信號反饋單元根據(jù)比較單元輸出的比較結(jié)果觸發(fā)逐次逼近邏輯控制單元向移位寄存器及解碼單元發(fā)送移位信號?？蛇x的，所述信號反饋單元的兩個輸入端連接比較單元的兩個輸出端，將比較單元輸出的兩個比較結(jié)果取反后進(jìn)行與非邏輯運(yùn)算，獲得反饋信號?？蛇x的，所述信號反饋單元為兩輸入與非門邏輯電路，所述與非門的兩個輸入端分別通過反相器連接比較單元的兩個輸出端，所述與非門的輸出端連接逐次逼近邏輯控制單元?？蛇x的，所述比較單元由放大器及與放大器輸出端相連的鎖存器構(gòu)成，所述放大器的輸入端連接數(shù)模轉(zhuǎn)換單元的輸出端，所述鎖存器的兩個輸出端分別連接信號反饋單元的兩個輸入端?？蛇x的，所述逐次逼近邏輯控制單元包含有N個D觸發(fā)器，所述N個D觸發(fā)器的 CLK端共同連接信號反饋單元的輸出端，復(fù)位端共同接收采樣時鐘，相鄰D觸發(fā)器的Q端和 D端相連接，所述第一個D觸發(fā)器的D端連接工作電壓；所述第N個D觸發(fā)器的Q端連接時鐘產(chǎn)生單元輸入端?？蛇x的，所述時鐘產(chǎn)生單元輸入端接收采樣時鐘，并連接信號反饋單元輸出端和逐次逼近邏輯控制單元的一個輸出端，輸出端連接比較單元的輸入端?？蛇x的，所述時鐘產(chǎn)生單元輸入端接收采樣時鐘，并連接信號反饋單元輸出端和逐次逼近邏輯控制單元的一個輸出端，輸出端連接比較單元的輸入端?？蛇x的，所述時鐘產(chǎn)生單元由三輸入或非門、反相器和延時器構(gòu)成，所述或非門的其中一個輸入端連接信號反饋單元輸出端，另兩個輸入端分別接收采樣時鐘和第N個D觸發(fā)器Q端輸出的移位信號；所述或非門的輸出端依次連接反相器和延時器，所述延時器的輸出端為時鐘產(chǎn)生單元的輸出端。與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案的優(yōu)點(diǎn)在于通過設(shè)置信號反饋單元，所述信號反饋單元的輸入端連接于比較單元的輸出端， 當(dāng)比較單元完成放大、比較并鎖存，輸出比較結(jié)果時，信號反饋單元一接收到比較結(jié)果就會產(chǎn)生反饋信號并輸出給逐次逼近邏輯控制單元，以便逐次逼近邏輯控制單元控制移位寄存器及解碼單元進(jìn)行移位動作。進(jìn)一步，所述SAR ADC在開始第一位移位后，即可進(jìn)行自循環(huán)工作，直至最后一位移位完成，而無需每一位移位都要由外部時鐘控制，消除了傳統(tǒng)逐次逼近模數(shù)轉(zhuǎn)換器中比較單元完成放大并鎖存后，逐次逼近邏輯控制單元需要等待一段空閑時間，直到下個時鐘周期的到來，從而提高了逐次逼近模數(shù)轉(zhuǎn)換器的工作速度。


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圖1為現(xiàn)有SAR ADC的結(jié)構(gòu)示意框圖；圖2為現(xiàn)有SAR ADC的工作時序圖；圖3為本發(fā)明SAR ADC結(jié)構(gòu)具體實(shí)施例示意框圖；圖4為本發(fā)明SAR ADC結(jié)構(gòu)具體實(shí)施例中信號反饋單元與比較單元的電路連接示意圖；圖5為本發(fā)明SAR ADC結(jié)構(gòu)具體實(shí)施例中SAR邏輯控制單元與信號反饋單元及時鐘產(chǎn)生單元的電路連接示意圖；圖6為本發(fā)明SAR ADC結(jié)構(gòu)具體實(shí)施例的工作時序圖。
具體實(shí)施例方式
本發(fā)明的發(fā)明人發(fā)現(xiàn)現(xiàn)有的SAR ADC結(jié)構(gòu)中，每完成一次模數(shù)轉(zhuǎn)換，整個工作單元存在一段不可避免的空閑時間，導(dǎo)致SAR ADC的工作速度很難高于5Msps (每秒采樣5百萬次)。其原因在于，現(xiàn)有的SAR ADC結(jié)構(gòu)中，完成一次模擬電壓到數(shù)字轉(zhuǎn)換的轉(zhuǎn)換時間由采樣時間P和移位時間T構(gòu)成。具體地，如圖1和圖2所示，時鐘產(chǎn)生單元140接收外部的主時鐘，然后經(jīng)過分頻產(chǎn)生同步的鎖存時鐘LCKCMP、SAR邏輯控制時鐘等子時鐘。在主時鐘的前兩個周期，DAC單元100中采樣/保持電路對差分輸入信號Vin進(jìn)行采樣/保持，并輸出差分信號給比較單元110進(jìn)行放大、比較和鎖存；當(dāng)主時鐘第三個周期到來之時，也即當(dāng)鎖存時鐘LCKCMP上升沿來時，SAR邏輯控制單元130控制移位寄存器及解碼單元120進(jìn)行移位，所占用時間為t1()g ；緊接著是DAC單元100接收移位寄存器及解碼單元120輸出的移位結(jié)果，并進(jìn)行數(shù)模轉(zhuǎn)換，然后將差分信號輸出給比較單元110，占用時間為tda。；比較單元 110接收到DAC單元100輸出的差分信號后，將差分信號放大，占用時間為tp_mp ；然后，鎖存時鐘LCKCMP下降沿到來，比較單元110中的鎖存器產(chǎn)生鎖存動作，占用時間為tlat。h ；在鎖存之后，SAR ADC進(jìn)入空閑階段，空閑時間為tv。id。當(dāng)下一個主時鐘周期，也即鎖存時鐘 LCKCMP上升沿來時，SAR邏輯控制單元130又開始工作，于是進(jìn)入下一個循環(huán)過程，直至最后一位移位完成。因此，完成一位移位所用時間為T。lk = tlog+tdac+tpreamp+tlateh+tvoid ；完成 N位移位(N為自然數(shù)，下文出現(xiàn)的N亦為自然數(shù))，即完成轉(zhuǎn)換的時間為T。= N*T。lk，即N 倍的T。lk時間。由于空閑時間tv。id遠(yuǎn)大于鎖存時間tlat。h，因此在完成一次N位的模數(shù)轉(zhuǎn)換過程中，SAR ADC的空閑時間占用了將近二分之一的移位時間，即大約1ΛΤ。；使得整個SAR ADC的工作速度受到極大的限制。進(jìn)一步講，如果要提高工作速度，即減少空閑時間tv。id，也即提高鎖存時鐘LCMCMP的頻率；相應(yīng)地，需要同步提高SAR邏輯控制時鐘等子時鐘的頻率， 而這些子時鐘的時鐘周期并不一致，因此，如果通過提高主時鐘的頻率來提高SARADC的工作速度，則要求的主時鐘頻率將會很高，使得SAR ADC的工作速度難以提高。
針對上述問題，本發(fā)明的發(fā)明人提出一種解決的技術(shù)方案，具體如下一種逐次逼近模數(shù)轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換單元，獲取模擬信號和基準(zhǔn)電壓，并將二者耦合后輸出差分信號；比較單元，所述比較單元的輸入端連接所述數(shù)模轉(zhuǎn)換單元的輸出端，包括前置放大器和鎖存器，比較、放大和鎖存所述數(shù)模轉(zhuǎn)換單元輸出的差分信號，并輸出比較結(jié)果；逐次逼近邏輯控制單元，控制所述移位寄存器及解碼單元；移位寄存器及解碼單元，所述移位寄存器及解碼單元的輸入端連接比較單元的輸出端和逐次逼近邏輯控制單元的輸出端，所述移位寄存器及解碼單元的輸出端連接數(shù)模轉(zhuǎn)換單元的輸入端，接收比較單元輸出的比較結(jié)果和逐次逼近邏輯控制單元的移位信號，并進(jìn)行移位動作，輸出移位結(jié)果；時鐘產(chǎn)生單元，接收采樣時鐘信號并產(chǎn)生時序控制信號；還包括信號反饋單元，所述信號反饋單元的輸入端連接于比較單元的輸出端，所述信號反饋單元的輸出端連接于逐次逼近邏輯控制單元，所述信號反饋單元根據(jù)比較單元輸出的比較結(jié)果觸發(fā)逐次逼近邏輯控制單元向移位寄存器及解碼單元發(fā)送移位信號。本發(fā)明實(shí)施例通過設(shè)置信號反饋單元，所述信號反饋單元接收比較單元輸出的比較結(jié)果，并將根據(jù)比較結(jié)果輸出反饋信號給SAR邏輯控制單元，觸發(fā)SAR邏輯控制單元向移位寄存器及解碼單元發(fā)出移位信號；移位寄存器及解碼單元在接收到SAR邏輯控制單元發(fā)出的移位信號后進(jìn)行移位，并將移位結(jié)果反饋給DAC單元；DAC單元獲得移位結(jié)果后更改基準(zhǔn)電壓，并輸出差分信號給比較單元；然后比較單元再將比較結(jié)果輸出。由于，比較單元一輸出結(jié)果，信號反饋單元就會立即接收到，并根據(jù)比較結(jié)果輸出反饋信號給SAR邏輯控制單元，從而觸發(fā)SAR邏輯控制單元向移位寄存器及解碼單元發(fā)出移位信號，進(jìn)行下一位移位。本發(fā)明實(shí)施例的SAR ADC在開始第一位移位后，即可進(jìn)行自行工作，直至最后一位移位完成，而無需每一位移位都要由外部時鐘控制，從而避免了傳統(tǒng)SAR ADC結(jié)構(gòu)中，因SAR邏輯控制單元必須等待下一個主時鐘周期到來時才會進(jìn)行移位動作而產(chǎn)生的空閑時間，使得 SARADC的模數(shù)轉(zhuǎn)換工作速度得到很大的提高，可達(dá)到20Msps。下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式
作詳細(xì)說明。圖3為本發(fā)明SAR ADC結(jié)構(gòu)具體實(shí)施例示意框圖。如圖3所示，所述SAR ADC結(jié)構(gòu)包括數(shù)模轉(zhuǎn)換單元(DAC單元)200，輸入端接收輸入信號Vinp和Virm、正基準(zhǔn)電壓Vrefp 和負(fù)基準(zhǔn)電壓Vrefn、采樣時鐘SMPCLK，所述DAC單元200輸入端還連接移位寄存器及解碼單元220的輸出端；比較單元210，輸入端連接DAC單元200輸出端和時鐘產(chǎn)生單元240輸出端，接收DAC單元200輸出的差分信號DAC0UTP和DAC0UTN、時鐘產(chǎn)生單元240輸出的鎖存時鐘LCKCMP ；信號反饋單元250，輸入端連接比較單元210的輸出端，接收比較單元210 輸出的比較結(jié)果；SAR邏輯控制單元230，輸入端連接信號反饋單元250的輸出端，接收信號反饋單元250輸出的反饋信號，輸入端還接收采樣時鐘SMPCLK ；移位寄存器及解碼單元 220，輸入端連接比較單元210的輸出端和SAR邏輯控制單元230的輸出端，接收比較單元 210輸出的比較結(jié)果和SAR邏輯控制單元230輸出的移位信號；所述移位寄存器及解碼單元220的輸出端連接DAC單元200的輸入端，輸出完成轉(zhuǎn)換的N位數(shù)字信號Dn D1 ；時鐘產(chǎn)生單元M0，輸入端連接SAR邏輯控制單元230輸出端和信號反饋單元250輸出端，并接收采樣時鐘SMPCLK。本實(shí)施例中，信號反饋單元250接收比較單元210輸出的比較結(jié)果，其與比較單元 210的具體連接電路如圖4所示。圖4中，比較單元210由放大器2101和鎖存器2102構(gòu)成；所述放大器2101的兩個輸入端分別連接DAC單元200的輸出端，接收DAC單元200輸出的差分信號DAC0UTP和DAC0UTN ；鎖存器2102的輸入端連接放大器2101的輸出端和時鐘產(chǎn)生單元240的輸出端，接收所述放大器2101放大后的差分信號DAC0UTP和DAC0UTN，并在接收到時鐘產(chǎn)生單元240產(chǎn)生的鎖存時鐘LCKCMP時鎖存差分信號并輸出比較結(jié)果(通過兩級反相器輸出)；所述信號反饋單元250由兩輸入與非門構(gòu)成，所述與非門的兩個輸入端分別通過反相器連接鎖存器2102的兩個輸出端，將比較單元兩個輸出端輸出的比較結(jié)果進(jìn)行與非邏輯運(yùn)算，獲得反饋信號；所述與非門的輸出端連接SAR邏輯控制單元230，向SAR邏輯控制單元230輸出反饋信號SAR_valid。上述反饋信號SAR_val id與比較結(jié)果CMP0UTP和C0P0UTN之間的邏輯關(guān)系為 SAR valid = CMPOUTP^MPOUTN ,即將比較結(jié)果CMP0UTP和C0P0UTN分別取反后進(jìn)行與非邏輯運(yùn)算，得到反饋信號SAR_valid。例如，當(dāng)CMP0UTP為高電平、CMP0UTP為低電平時， 取反后，CMP0UTP變?yōu)榈碗娖?、CMP0UTP變?yōu)楦唠娖?，然后再將二者取與非，得到SAR_valid 為高電平。所述反饋信號SAR_valid是在信息反饋單元250接收到比較單元210輸出的比較結(jié)果CMP0UTP和C0P0UTN后，由信息反饋單元250發(fā)出的，所述反饋信號SAR_valid觸發(fā) SAR邏輯控制單元230向移位寄存器及解碼單元220發(fā)送移位信號。本實(shí)施例中，SAR邏輯控制單元230包含有N個D觸發(fā)器，對應(yīng)N位的移位。所述 SAR邏輯控制單元230與信號反饋單元250、時鐘產(chǎn)生單元MO的電路連接關(guān)系如圖5所示。圖5中，所述N個D觸發(fā)器依次排列，對應(yīng)產(chǎn)生移位信號CKn CK1 ；其中N個D觸發(fā)器的CLK端共同連接信號反饋單元250的輸出端，接收反饋信號SAR_valid ；N個D觸發(fā)器的復(fù)位端共同接收采樣時鐘SAMPCLK ；相鄰D觸發(fā)器的D端和Q端相互連接，其中，第一個D觸發(fā)器(對應(yīng)產(chǎn)生移位信號CKn)的D端連接工作電壓(VDD)，第N個D觸發(fā)器(對應(yīng)產(chǎn)生移位信號CK1)的Q端通過兩個反相器與時鐘產(chǎn)生單元MO (圖5中虛線框部分)的輸入端相連接；所述D觸發(fā)器在接收到反饋信號SAR_valid后，向移位寄存器及解碼單元220分別輸出相應(yīng)的移位信號CKn CK115本實(shí)施例中，所述時鐘產(chǎn)生單元240的電路結(jié)構(gòu)，見圖5中虛線框部分。所述時鐘產(chǎn)生單元MO由三輸入或非門、反相器和延時器構(gòu)成，所述或非門的其中一個輸入端連接信號反饋單元輸出端，另兩個輸入端分別接收采樣時鐘和第N個D觸發(fā)器Q端輸出的移位信號CK1 ；所述或非門的輸出端依次連接反相器和延時器，所述延時器的輸出端為時鐘產(chǎn)生單元的輸出端。所述時鐘產(chǎn)生單元240接收采樣時鐘SAMPCLK、反饋信號SAR_valid和第N 個D觸發(fā)器輸出的移位信號CK1,產(chǎn)生鎖存時鐘LCKCMP。上述鎖存時鐘LCKCMP與采樣時鐘SAMPCLK、反饋信號SAR_valid和移位信號CK1 的邏輯關(guān)系為LCKCMP = SAMPCLK + SAR — valid + CK1 ,即只要采樣時鐘SAMPCLK、反饋信號SAR_valid和移位信號CK1中有一個為高電平，則鎖存時鐘LCKCMP為高電平。圖6為本發(fā)明具體實(shí)施例各個單元的工作時序簡圖。結(jié)合圖3至圖6可知，當(dāng) SAR ADC開始工作時，外部的采樣時鐘SAMPCLK為高電平時，發(fā)出啟動脈沖信號，即采樣時鐘SAMPCLK為高電平，所述DAC單元200進(jìn)行采樣并保持，所述時鐘產(chǎn)生單元240產(chǎn)生鎖存時鐘LCKCMP ；采樣結(jié)束后，采樣時鐘SAMPCLK變?yōu)榈碗娖?；此時，由于采樣時鐘SAMPCLK為低電平、反饋信號SAR_valid為低電平、移位信號CK1為低電平，因此鎖存時鐘LCKCMP也相應(yīng)變?yōu)榈碗娖剑槐容^單元210開始放大DAC單元200輸出的差分信號DAC0UTP和DAC0UTN 并鎖存，同時輸出比較結(jié)果CMP0UTP和CMP0UTN，占用時間為tp,eamp+tlat。h ；信號反饋單元250 接收到比較結(jié)果CMP0UTP和CMP0UTN后，由于比較結(jié)果CMP0UTP和CMP0UTN為差分信號，且經(jīng)過比較單元210放大，使得CMP0UTP和CMP0UTN為一高電平一低電平，信號反饋單元250 將CMP0UTP和CMP0UTN取反后再取與非，得到高電平的反饋信號SAR_valid ；信號反饋單元 250將高電平的反饋信號SAR_valid輸出給SAR邏輯控制單元230。此時，SAR邏輯控制單元230的第一個D觸發(fā)器，其CLK端接收到反饋信號SAR_valid變?yōu)楦唠娖健端連接的是工作電壓(VDD)也為高電平、復(fù)位端接收采樣時鐘SAMPCLK為低電平，因此第一個D觸發(fā)器的 Q端為高電平，輸出移位信號CKN;同時第一個D觸發(fā)器Q端的高電平也使第二個D觸發(fā)器的 D端變?yōu)楦唠娖?；移位寄存器及解碼單元220接收到移位信號CKn后進(jìn)行移位動作，并將移位結(jié)果反饋給DAC單元200，占用時間為t1()g ；又由于信號反饋單元250將高電平的反饋信號SAR_valid輸出給SAR邏輯控制單元230的同時，也輸出給時鐘產(chǎn)生單元M0，即時鐘產(chǎn)生單元MO中的或非門的輸入端接收到高電平的反饋信號SAR_valid，又因?yàn)榇藭r采樣時鐘SAMPCLK和移位信號CK1為低電平，因此經(jīng)過延遲器延遲一段時間td后，鎖存時鐘LCKCMP 由低電平變?yōu)楦唠娖?，從而觸發(fā)比較單元210進(jìn)行復(fù)位動作；當(dāng)比較單元210完成復(fù)位動作后，輸出的比較結(jié)果CMP0UTP和CMP0UTN同為低電平，信號反饋單元250將CMP0UTP和 CMP0UTN取反后再取與非，得到低電平的反饋信號SAR_valid，也即信號反饋單元250完成復(fù)位動作。相應(yīng)地，反饋信號SAR_valid為低電平、采樣時鐘SAMPCLK為低電平、移位信號 CK1為低電平，使得經(jīng)過延遲時間td后，鎖存時鐘LCKCMP為低電平，從而使比較單元210又進(jìn)行鎖存和輸出比較結(jié)果。DAC單元200在接收到移位寄存器及解碼單元220輸出的移位結(jié)果后，修改基準(zhǔn)電壓，并輸出新的差分信號DAC0UTP和DAC0UTN，占用時間為tda。；當(dāng)比較單元210接收到差分信號DAC0UTP和DAC0UTN，比較單元210開始比較、放大并鎖存，SAR ADC 進(jìn)入下一位的移位過程。當(dāng)進(jìn)行到第N位移位時，此時第N個D觸發(fā)器的Q端為高電平， 輸出高電平的移位信號CK1,由于反饋信號SAR_valid為高電平、采樣時鐘SAMPCLK為低電平，因此時鐘產(chǎn)生單元240產(chǎn)生的鎖存時鐘LCKCMP為高電平，觸發(fā)比較單元210進(jìn)行復(fù)位動作，從而使信號反饋單元250產(chǎn)生的反饋信號SAR_valid變?yōu)榈碗娖?，但由于此時移位信號CK1為高電平，因此鎖存時鐘LCKCMP仍為高電平，比較單元不再進(jìn)行工作，也即SAR ADC 自動結(jié)束移位過程。此時，SAR ADC完成模擬信號的轉(zhuǎn)換，輸出數(shù)字信號DN D1。本實(shí)施例中，結(jié)合圖6的時序圖可知，完成一位移位，所需要的時間為T。lk’ =tpreamp+tlateh+tlog+td+tdac ；相比現(xiàn)有的 SAR ADC 完成一位移位所需時間 Telk (T。lk = kg+t^+V^+t—h+t—)，其區(qū)別在于td和tv。id的大小。由于鎖存信號LCKCMP延遲的時間td僅是為了讓SAR_valid信號在高電平上保持一定的時間，因此延遲時間td很短，遠(yuǎn)小于tv。id，因此本發(fā)明實(shí)施例的SAR ADC工作速度相比現(xiàn)有SARADC，具有很大的提高。例如， 對于一個12位的SARADC仿真顯示其工作速度可達(dá)20Msps。本發(fā)明實(shí)施例提供的逐次逼近模數(shù)轉(zhuǎn)換器，通過在比較單元輸出比較結(jié)果時，增加信號反饋單元，所述信號反饋單元的輸入端連接于比較單元的輸出端，當(dāng)比較單元完成信號放大、比較并鎖存，輸出比較結(jié)果時，信號反饋單元一接收到比較結(jié)果就會產(chǎn)生反饋信號并輸出給逐次逼近邏輯控制單元，以便觸發(fā)逐次逼近邏輯控制單元向移位寄存器及解碼單元輸出移位信號，進(jìn)行移位動作。本發(fā)明實(shí)施例的SAR ADC在接收到外部采樣時鐘 SAMPCLK發(fā)出的啟動脈沖信號后，即開始進(jìn)行工作，整個工作過程不需要再有外部時鐘觸發(fā)，而是一位接一位地自行移位動作，直至最后一位移位完成，消除了傳統(tǒng)逐次逼近模數(shù)轉(zhuǎn)換器中比較單元完成放大并鎖存后，逐次逼近邏輯控制單元需要等待一段空閑時間，直到下個時鐘周期到來才能進(jìn)行下一位的移位動作，從而提高了逐次逼近模數(shù)轉(zhuǎn)換器的工作速度。例如，對于一個12位的SARADC仿真顯示其工作速度可達(dá)20Msps，遠(yuǎn)高于傳統(tǒng)SARADC 的工作速度。本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技
8術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種逐次逼近模數(shù)轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換單元，獲取模擬信號和基準(zhǔn)電壓，并將二者耦合后輸出差分信號；比較單元，所述比較單元的輸入端連接所述數(shù)模轉(zhuǎn)換單元的輸出端，包括前置放大器和鎖存器，比較、放大和鎖存所述數(shù)模轉(zhuǎn)換單元輸出的差分信號，并輸出比較結(jié)果；逐次逼近邏輯控制單元，控制所述移位寄存器及解碼單元；移位寄存器及解碼單元，所述移位寄存器及解碼單元的輸入端連接比較單元的輸出端和逐次逼近邏輯控制單元的輸出端，所述移位寄存器及解碼單元的輸出端連接數(shù)模轉(zhuǎn)換單元的輸入端，接收比較單元輸出的比較結(jié)果和逐次逼近邏輯控制單元的移位信號，并進(jìn)行移位動作，輸出移位結(jié)果；時鐘產(chǎn)生單元，接收采樣時鐘信號并產(chǎn)生時序控制信號；其特征在于，還包括信號反饋單元，所述信號反饋單元的輸入端連接于比較單元的輸出端，所述信號反饋單元的輸出端連接于逐次逼近邏輯控制單元，所述信號反饋單元根據(jù)比較單元輸出的比較結(jié)果觸發(fā)逐次逼近邏輯控制單元向移位寄存器及解碼單元發(fā)送移位信號。
2.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述信號反饋單元的兩個輸入端連接比較單元的兩個輸出端，將比較單元輸出的兩個比較結(jié)果取反后進(jìn)行與非邏輯運(yùn)算， 獲得反饋信號。
3.根據(jù)權(quán)利要求2所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述信號反饋單元為兩輸入與非門邏輯電路，所述與非門的兩個輸入端分別通過反相器連接比較單元的兩個輸出端，所述與非門的輸出端連接逐次逼近邏輯控制單元。
4.根據(jù)權(quán)利要求2或3所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述比較單元由放大器及與放大器輸出端相連的鎖存器構(gòu)成，所述放大器的輸入端連接數(shù)模轉(zhuǎn)換單元的輸出端，所述鎖存器的兩個輸出端分別連接信號反饋單元的兩個輸入端。
5.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述逐次逼近邏輯控制單元包含有N個D觸發(fā)器，所述N個D觸發(fā)器的CLK端共同連接信號反饋單元的輸出端，復(fù)位端共同接收采樣時鐘，相鄰D觸發(fā)器的Q端和D端相連接，所述第一個D觸發(fā)器的D端連接工作電壓；所述第N個D觸發(fā)器的Q端連接時鐘產(chǎn)生單元輸入端。
6.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述時鐘產(chǎn)生單元輸入端接收采樣時鐘，并連接信號反饋單元輸出端和逐次逼近邏輯控制單元的一個輸出端，輸出端連接比較單元的輸入端。
7.根據(jù)權(quán)利要求5所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述時鐘產(chǎn)生單元輸入端接收采樣時鐘，并連接信號反饋單元輸出端和逐次逼近邏輯控制單元的一個輸出端，輸出端連接比較單元的輸入端。
8.根據(jù)權(quán)利要求7所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述時鐘產(chǎn)生單元由三輸入或非門、反相器和延時器構(gòu)成，所述或非門的其中一個輸入端連接信號反饋單元輸出端，另兩個輸入端分別接收采樣時鐘和第N個D觸發(fā)器Q端輸出的移位信號；所述或非門的輸出端依次連接反相器和延時器，所述延時器的輸出端為時鐘產(chǎn)生單元的輸出端。
全文摘要
一種逐次逼近模數(shù)轉(zhuǎn)換器，包括數(shù)模轉(zhuǎn)換單元、比較單元、逐次逼近邏輯控制單元、移位寄存器及解碼單元和時鐘產(chǎn)生單元，所述逐次逼近模數(shù)轉(zhuǎn)換器還包括信號反饋單元，所述信號反饋單元的輸入端連接于比較單元的輸出端，所述信號反饋單元的輸出端連接于逐次逼近邏輯控制單元的輸入端，所述信號反饋單元接收比較單元輸出的比較結(jié)果后，產(chǎn)生反饋信號，并將反饋信號輸出給逐次逼近邏輯控制單元，從而觸發(fā)逐次逼近邏輯控制單元控制移位寄存器及解碼單元進(jìn)行移位動作，避免了傳統(tǒng)逐次逼近模數(shù)轉(zhuǎn)換器在比較單元鎖存差分信號后，整個模數(shù)轉(zhuǎn)換器出現(xiàn)一段空閑時間的問題，有效提高了逐次逼近模數(shù)轉(zhuǎn)換器的工作速度。
文檔編號H03M1/38GK102355266SQ20111021411
公開日2012年2月15日 申請日期2011年7月28日 優(yōu)先權(quán)日2011年7月28日
發(fā)明者張志軍, 陳杉 申請人:上海宏力半導(dǎo)體制造有限公司