專利名稱：數(shù)據(jù)同步處理系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子技術(shù)領(lǐng)域，特別涉及一種數(shù)據(jù)同步處理系統(tǒng)及方法。
背景技術(shù)：
如圖1所示，在數(shù)據(jù)同步處理系統(tǒng)900中，同步邏輯電路90利用采樣時鐘CLK對同步邏輯電路80所產(chǎn)生的數(shù)據(jù)DATA進行采樣，其中同步邏輯電路80的系統(tǒng)時鐘PCLK與采樣時鐘CLK同頻率且存在不確定的相位差，甚至該相位差會隨著時間發(fā)生改變；數(shù)據(jù)DATA 在系統(tǒng)時鐘PCLK的上升沿或下降沿發(fā)生改變，以下將以數(shù)據(jù)DATA在系統(tǒng)時鐘PCLK的下降沿改變進行說明。如圖2所示，同步邏輯電路90利用采樣時鐘CLK的上升沿對數(shù)據(jù)DATA進行采樣， 其中在時間段TO內(nèi)，數(shù)據(jù)DATA發(fā)生改變；在時間段Tl內(nèi)，數(shù)據(jù)DATA為一恒定值。當(dāng)采樣時鐘CLK的上升沿發(fā)生在時間段Tl內(nèi)時，同步邏輯電路90可以采樣到穩(wěn)定的數(shù)據(jù)；當(dāng)采樣時鐘CLK的上升沿發(fā)生在時間段TO內(nèi)時，同步邏輯電路90將采樣到不穩(wěn)定的數(shù)據(jù)，因而導(dǎo)
致處理異常。

發(fā)明內(nèi)容
鑒于此，有必要提供一種改進的數(shù)據(jù)同步處理系統(tǒng)。還有必要提供一種改進的數(shù)據(jù)同步處理方法。一種數(shù)據(jù)同步處理系統(tǒng)包括第一同步邏輯電路、同步處理電路及第二同步邏輯電路。第一同步邏輯電路用于產(chǎn)生在其第一時鐘的上升沿或下降沿發(fā)生改變的第一數(shù)據(jù)，第二同步邏輯電路的采樣時鐘與所述第一時鐘的頻率相同且存在相位差。同步處理電路用于對第一數(shù)據(jù)進行處理，以產(chǎn)生與采樣時鐘的上升沿或下降沿同步的第二數(shù)據(jù)，該第二同步邏輯電路利用采樣時鐘對第二數(shù)據(jù)進行采樣。一種數(shù)據(jù)同步處理方法，其包括以下步驟提供在第一時鐘的上升沿或下降沿發(fā)生改變的第一數(shù)據(jù)；對第一數(shù)據(jù)進行處理，以產(chǎn)生與采樣時鐘的上升沿或下降沿同步的第二數(shù)據(jù)，該采樣時鐘與所述第一時鐘的頻率相同且存在相位差；利用采樣時鐘對第二數(shù)據(jù)進行采樣。上述數(shù)據(jù)同步處理系統(tǒng)及方法，通過同步處理電路對第一數(shù)據(jù)進行處理，以產(chǎn)生與采樣時鐘的上升沿或下降沿同步的第二數(shù)據(jù)。因而，第二同步邏輯電路利用采樣時鐘的上升沿或下降沿對第二數(shù)據(jù)進行采樣，均可以采樣到穩(wěn)定的數(shù)據(jù)。


圖1為現(xiàn)有技術(shù)中數(shù)據(jù)同步處理系統(tǒng)的示意圖。圖2為圖1中數(shù)據(jù)同步處理系統(tǒng)所涉及的波形圖。圖3為一較佳實施方式的數(shù)據(jù)同步處理系統(tǒng)的示意圖，該數(shù)據(jù)同步處理系統(tǒng)包括同步處理電路。圖4為圖3中同步處理電路的功能模塊圖。圖5為圖4中第一實施方式的同步處理電路所涉及的波形圖。圖6為圖4中第二實施方式的同步處理電路所涉及的波形圖。圖7為圖5中采樣時鐘與第一時鐘之間具有多個不同的相位差時的波形圖。圖8為圖5中采樣時鐘與第一時鐘之間的相位差為90度時所涉及的波形圖。圖9為一較佳實施方式的數(shù)據(jù)同步處理方法的流程圖。主要元件符號說明數(shù)據(jù)同步處理系統(tǒng)100第一同步邏輯電路10同步處理電路20第二同步邏輯電路30除頻器22第一采樣電路24第二采樣電路25采樣合成電路26數(shù)據(jù)同步處理方法200
具體實施例方式請參閱圖3，一較佳實施方式的數(shù)據(jù)同步處理系統(tǒng)100包括第一同步邏輯電路10、 同步處理電路20及第二同步邏輯電路30。第一時鐘PCLKl和采樣時鐘CLK被分別提供給第一同步邏輯電路10和第二同步邏輯電路30，采樣時鐘CLK與第一時鐘PCLKl的頻率相同
且存在相位差。第一同步邏輯電路10用于產(chǎn)生在第一時鐘PCLKl的上升沿或下降沿發(fā)生改變的第一數(shù)據(jù)DATA1。同步處理電路20用于對第一數(shù)據(jù)進行處理，以產(chǎn)生與采樣時鐘CLK的上升沿或下降沿同步的第二數(shù)據(jù)DATA2。第二同步邏輯電路30利用采樣時鐘CLK對第二數(shù)據(jù)DATA2進行采樣。由于第二數(shù)據(jù)DATA2與采樣時鐘CLK的上升沿或下降沿同步，因此第二同步邏輯電路30利用采樣時鐘CLK的上升沿或下降沿對第二數(shù)據(jù)DATA2進行采樣，均能得到穩(wěn)定的數(shù)據(jù)。請參閱圖4，同步處理電路20包括除頻器22、第一采樣電路對、第二采樣電路25 和采樣合成電路26。除頻器22用于對上述第一時鐘PCLKl進行除頻處理以產(chǎn)生第二時鐘 PCLK2。在本實施方式中，第一時鐘PCLKl的頻率為第二時鐘PCLK2的兩倍。請參閱圖5， 在第一實施方式的同步處理電路20中，第一數(shù)據(jù)DATAl在第一時鐘PCLKl的下降沿發(fā)生改變，第一采樣電路M利用第一時鐘PCLKl的上升沿對第一數(shù)據(jù)DATAl進行采樣，并在第二時鐘PCLK2處于第一電平時將第一數(shù)據(jù)DATAl分配給第三數(shù)據(jù)DATA3，第二采樣電路25利用第一時鐘PCLKl的上升沿對第一數(shù)據(jù)DATAl進行采樣，并在第二時鐘PCLK2處于第二電平時將第一數(shù)據(jù)DATAl分配給第四數(shù)據(jù)DATA4 ；第一電平為高電平，第二電平為低電平。請參閱圖6，在第二實施方式的同步處理電路20中，第一數(shù)據(jù)DATAl在第一時鐘PCLKl的上升沿發(fā)生改變，第一采樣電路M利用第一時鐘PCLKl的下降沿對第一數(shù)據(jù)DATAl進行采樣，并在第二時鐘PCLK2處于第一電平時將第一數(shù)據(jù)DATAl分配給第三數(shù)據(jù) DATA3，第二采樣電路25利用第一時鐘PCLKl的下降沿對第一數(shù)據(jù)DATAl進行采樣，并在第二時鐘PCLK2處于第二電平時將第一數(shù)據(jù)DATAl分配給第四數(shù)據(jù)DATA4。請參閱圖7，CLK1、CLK2、CLK3、CLK4及CLK5分別為采樣時鐘CLK與第一時鐘PCLKl 之間的相位差為0度、90度、180度、270度及360度的波形示意圖。當(dāng)采樣時鐘CLK與第一時鐘PCLKl之間的相位差為0度、90度、180度、270度及360度中的任意一者時，采樣合成電路26利用采樣時鐘CLK的下降沿依次對第三數(shù)據(jù)DATA3和第四數(shù)據(jù)DATA4進行采樣以合成第二數(shù)據(jù)DATA2。在其他實施方式中，采樣合成電路沈利用采樣時鐘CLK的上升沿依次對第三數(shù)據(jù)DATA3和第四數(shù)據(jù)DATA4進行采樣也可以合成第二數(shù)據(jù)DATA2。如圖8所示，當(dāng)采樣時鐘CLK與第一時鐘PCLKl之間的相位差為90度時，采樣合成電路26利用采樣時鐘CLK的下降沿依次對第三數(shù)據(jù)DATA3和第四數(shù)據(jù)DATA4進行采樣可以合成第二數(shù)據(jù)DATA2。本領(lǐng)域的技術(shù)人員根據(jù)圖7及圖8所示的波形圖可以合理地推理出，當(dāng)采樣時鐘 CLK與第一時鐘PCLKl之間的相位差在0 360度之間變化時，采樣合成電路沈利用采樣時鐘CLK的下降沿或上升沿依次對第三數(shù)據(jù)DATA3和第四數(shù)據(jù)DATA4進行采樣均可以合成第二數(shù)據(jù)DATA2。如圖9所示，一較佳實施方式的數(shù)據(jù)同步處理方法200包括以下步驟步驟202，提供第一時鐘給第一同步邏輯電路10，第一同步邏輯電路10產(chǎn)生在第一時鐘的上升沿或下降沿發(fā)生改變的第一數(shù)據(jù)。在本實施方式中，該第一數(shù)據(jù)在第一時鐘的下降沿發(fā)生改變。步驟204，除頻器22對上述第一時鐘進行除頻處理以產(chǎn)生第二時鐘，在本實施方式中，第一時鐘的頻率為第二時鐘的兩倍。步驟205，第一采樣電路M利用第一時鐘的上升沿對第一數(shù)據(jù)進行采樣，并在第二時鐘處于第一電平時將第一數(shù)據(jù)分配給第三數(shù)據(jù)。步驟206，第二采樣電路25利用第一時鐘的上升沿對第一數(shù)據(jù)進行采樣，并在第二時鐘處于第二電平時將第一數(shù)據(jù)分配給第四數(shù)據(jù)；在本實施方式中，第一電平為高電平， 第二電平為低電平。在其他實施方式中，該第一數(shù)據(jù)在第一時鐘的上升沿發(fā)生改變，第一采樣電路M利用第一時鐘的下降沿對第一數(shù)據(jù)進行采樣，并在第二時鐘處于第一電平時將第一數(shù)據(jù)分配給第三數(shù)據(jù)；第二采樣電路25利用第一時鐘的下降沿對第一數(shù)據(jù)進行采樣， 并在第二時鐘處于第二電平時將第一數(shù)據(jù)分配給第四數(shù)據(jù)。步驟208，提供采樣時鐘給采樣合成電路沈，采樣合成電路沈利用采樣時鐘的下降沿或上升沿依次對第三數(shù)據(jù)和第四數(shù)據(jù)進行采樣以合成與采樣時鐘的上升沿或下降沿同步的第二數(shù)據(jù)；采樣時鐘采樣時鐘與第一時鐘的頻率相同且存在相位差。步驟210，提供采樣時鐘給第二同步邏輯電路30，第二同步邏輯電路30利用采樣時鐘對第二數(shù)據(jù)進行采樣。本技術(shù)領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)認(rèn)識到，以上的實施方式僅是用來說明本發(fā)明， 而并非用作為對本發(fā)明的限定，只要在本發(fā)明的實質(zhì)精神范圍之內(nèi)，對以上實施例所作的適當(dāng)改變和變化都落在本發(fā)明要求保護的范圍之內(nèi)。
權(quán)利要求
1.一種數(shù)據(jù)同步處理系統(tǒng)，包括被提供第一時鐘的第一同步邏輯電路及被提供采樣時鐘的第二同步邏輯電路，該采樣時鐘與第一時鐘的頻率相同且存在相位差，該第一同步邏輯電路用于產(chǎn)生在第一時鐘的上升沿或下降沿發(fā)生改變的第一數(shù)據(jù)，其特征在于該數(shù)據(jù)同步處理系統(tǒng)還包括同步處理電路，該同步處理電路用于對第一數(shù)據(jù)進行處理，以產(chǎn)生與采樣時鐘的上升沿或下降沿同步的第二數(shù)據(jù)，該第二同步邏輯電路利用采樣時鐘對第二數(shù)據(jù)進行采樣。
2.如權(quán)利要求1所述的數(shù)據(jù)同步處理系統(tǒng)，其特征在于該同步處理電路包括第一采樣電路、第二采樣電路和采樣合成電路，該第一采樣電路和第二采樣電路均利用第一時鐘對第一數(shù)據(jù)進行采樣以分別產(chǎn)生第三數(shù)據(jù)和第四數(shù)據(jù)，該采樣合成電路利用采樣時鐘的上升沿或下降沿依次對第三數(shù)據(jù)和第四數(shù)據(jù)進行采樣以合成該第二數(shù)據(jù)。
3.如權(quán)利要求2所述的數(shù)據(jù)同步處理系統(tǒng)，其特征在于該同步處理電路還包括除頻器，該除頻器用于對所述第一時鐘進行除頻處理以產(chǎn)生第二時鐘，該第一數(shù)據(jù)在第一時鐘的下降沿發(fā)生改變，該第一采樣電路利用第一時鐘的上升沿對第一數(shù)據(jù)進行采樣，并在第二時鐘處于第一電平時將第一數(shù)據(jù)分配給第三數(shù)據(jù)，該第二采樣電路利用第一時鐘的上升沿對第一數(shù)據(jù)進行采樣，并在第二時鐘處于第二電平時將第一數(shù)據(jù)分配給第四數(shù)據(jù)。
4.如權(quán)利要求2所述的數(shù)據(jù)同步處理系統(tǒng)，其特征在于該同步處理電路還包括除頻器，該除頻器用于對所述第一時鐘進行除頻處理以產(chǎn)生第二時鐘，該第一數(shù)據(jù)在第一時鐘的上升沿發(fā)生改變，該第一采樣電路利用第一時鐘的下降沿對第一數(shù)據(jù)進行采樣，并在第二時鐘處于第一電平時將第一數(shù)據(jù)分配給第三數(shù)據(jù)，該第二采樣電路利用第一時鐘的下降沿對第一數(shù)據(jù)進行采樣，并在第二時鐘處于第二電平時將第一數(shù)據(jù)分配給第四數(shù)據(jù)。
5.如權(quán)利要求3或4所述的數(shù)據(jù)同步處理系統(tǒng)，其特征在于該第一時鐘的頻率為第二時鐘的兩倍。
6.一種數(shù)據(jù)同步處理方法，其包括以下步驟提供在第一時鐘的上升沿或下降沿發(fā)生改變的第一數(shù)據(jù)；對第一數(shù)據(jù)進行處理，以產(chǎn)生與采樣時鐘的上升沿或下降沿同步的第二數(shù)據(jù)，該采樣時鐘與所述第一時鐘的頻率相同且存在相位差；利用采樣時鐘對第二數(shù)據(jù)進行采樣。
7.如權(quán)利要求6所述的數(shù)據(jù)同步處理方法，還包括利用第一時鐘對第一數(shù)據(jù)進行采樣以分別產(chǎn)生第三數(shù)據(jù)和第四數(shù)據(jù)；利用采樣時鐘對第三數(shù)據(jù)和第四數(shù)據(jù)進行采樣以合成該第二數(shù)據(jù)。
8.如權(quán)利要求6所述的數(shù)據(jù)同步處理方法，還包括對所述第一時鐘進行除頻處理以產(chǎn)生第二時鐘，該第一數(shù)據(jù)在第一時鐘的下降沿發(fā)生改變；利用第一時鐘的上升沿對第一數(shù)據(jù)進行采樣，在第二時鐘處于第一電平時將第一數(shù)據(jù)分配給第三數(shù)據(jù)，并在第二時鐘處于第二電平時將第一數(shù)據(jù)分配給第四數(shù)據(jù)。
9.如權(quán)利要求6所述的數(shù)據(jù)同步處理方法，還包括對所述第一時鐘進行除頻處理以產(chǎn)生第二時鐘，該第一數(shù)據(jù)在第一時鐘的上升沿發(fā)生改變；利用第一時鐘的下降沿對第一數(shù)據(jù)進行采樣，在第二時鐘處于第一電平時將第一數(shù)據(jù)分配給第三數(shù)據(jù)，并在第二時鐘處于第二電平時將第一數(shù)據(jù)分配給第四數(shù)據(jù)。
10.如權(quán)利要求8或9所述的數(shù)據(jù)同步處理方法，其特征在于該第一時鐘的頻率為第二時鐘的兩倍。
全文摘要
一種數(shù)據(jù)同步處理系統(tǒng)包括第一同步邏輯電路、同步處理電路及第二同步邏輯電路。第一同步邏輯電路用于產(chǎn)生在其第一時鐘的上升沿或下降沿發(fā)生改變的第一數(shù)據(jù)，第二同步邏輯電路的采樣時鐘與所述第一時鐘的頻率相同且存在相位差。同步處理電路用于對第一數(shù)據(jù)進行處理，以產(chǎn)生與采樣時鐘的上升沿或下降沿同步的第二數(shù)據(jù)，該第二同步邏輯電路利用采樣時鐘對第二數(shù)據(jù)進行采樣。本發(fā)明還提供一種數(shù)據(jù)同步處理方法。
文檔編號H03K19/096GK102457267SQ20101051173
公開日2012年5月16日 申請日期2010年10月19日 優(yōu)先權(quán)日2010年10月19日
發(fā)明者唐佩忠, 王振華 申請人:鴻富錦精密工業(yè)(深圳)有限公司, 鴻海精密工業(yè)股份有限公司