專利名稱：自我校準(zhǔn)的階梯電路及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種節(jié)電阻式階梯電路，尤其涉及一種可校準(zhǔn)的節(jié)電阻式階梯電路的方法與裝置。
背景技術(shù)：
階梯電路(LADDER CIRCUIT)廣泛運(yùn)用于數(shù)字至模擬轉(zhuǎn)換器(DAC)。例如R_2R ladder是一種常被運(yùn)用的節(jié)電阻式階梯電路。如圖1所示，一先前技術(shù)的N位節(jié)電阻式 階梯電路100包含(N-I)個串聯(lián)電阻器121 123，具有一額定電阻值R ;N個并聯(lián)電阻器 111 114，具有一額定電阻值2R(亦即電阻值為R的兩倍)，分別轉(zhuǎn)換(shunt)出N個控 制位D[N-1] D
；以及一終端電阻器130，具有一額定電阻2R，且最終連接至地。對每 一該控制位而言，當(dāng)其位值為1時，相對應(yīng)的電壓電平即設(shè)為一參考電壓Vkef ；當(dāng)其位值為0 時，相對應(yīng)的電壓電平即設(shè)為0(亦即接地)。輸出電壓Vot為Vout = (D [N-l] X 2n_1+D [N_2] X 2n-2+... +D
X 2°) X VEEF/2N ；或Vout = (D[N-1] X2n_1+D[N-2] X2n_2+—+D
X2°) XVlsb,該輸出電壓Vot線性正比于由控制碼D [N-l 0]所表示的數(shù)值，其中= VKEF/2N。 實(shí)際上，一制造過程無法保證所生產(chǎn)的電阻器具有一完全正確的電阻值，因此不盡正確的 電阻值勢必會對該輸出電壓Vot造成一誤差。關(guān)于DAC的正確性，有一值得關(guān)注的特定規(guī) 范為微分非線性度(differential non-linearity ;DNL)。理論上，DAC的總輸出電壓對 應(yīng)于由該控制碼D[N-1:0]所表示的一增量變化，而會具有以為基準(zhǔn)的一增量變化(an incremental change of^J。所謂的微分非線性度DNL即是指實(shí)際與理想的輸出電壓增 量變化之間的差異。最糟的微分非線性度DNL通常發(fā)生在以下情形當(dāng)該控制碼從“除了 最大有效位(most-significant bit ；MSB)以外的所有控制碼位均為1”變成“除了最大有 效位以外的所有控制碼位均為0”，對應(yīng)于該控制碼的改變所產(chǎn)生的一增量變化。鑒于上述，本技術(shù)領(lǐng)域需要一種能夠校準(zhǔn)上述DAC誤差的方法。

發(fā)明內(nèi)容
本發(fā)明的一實(shí)施例披露了一種裝置，該裝置包含一邏輯單元，用來接收一第一 邏輯信號、一第二邏輯信號以及N個控制位，并用來輸出N個替代控制位(alternative control bits)以及一附加位，上述N是一大于1的整數(shù)；一核心電路，用來接收該N個替 代控制位、該附加控制位以及一調(diào)整值，并用來輸出一輸出信號，該核心電路包含(N-I)個 串聯(lián)元件、N個并聯(lián)元件(其連接關(guān)系分別由上述N個替代控制位所控制)、以及一終端元 件(其連接關(guān)系由上述附加控制位所控制)；以及一校準(zhǔn)電路，用來接收上述第一邏輯信 號、第二邏輯信號以及該輸出信號，并用來輸出上述調(diào)整值。當(dāng)該第一邏輯信號為0時，此 裝置運(yùn)作在一正常模式，且該輸出信號依據(jù)該N個控制位而產(chǎn)生(follows the N control bits)；而當(dāng)該第一邏輯信號為1時，該裝置運(yùn)作在一校準(zhǔn)模式，此時該輸出信號依據(jù)該第二邏輯信號而產(chǎn)生(follows the second logical signal) 0當(dāng)該裝置運(yùn)作在上述校準(zhǔn)模 式時，上述調(diào)整值會以一閉回路的方式來進(jìn)行調(diào)整，使得該輸出信號無論該第二邏輯信號 的值如何改變，實(shí)質(zhì)上均相同。當(dāng)然，也可以是開回路的方式進(jìn)行調(diào)整，當(dāng)調(diào)整至低于一可 接受范圍內(nèi)(臨界值)內(nèi)即暫停調(diào)整。本發(fā)明的另一實(shí)施例披露了一種方法，該方法用來校準(zhǔn)一階梯電路(ladder circuit)，該階梯電路包含N個并聯(lián)元件、(N-I)個串聯(lián)元件以及一終端元件，其中N是一 大于1的整數(shù)。此方法包含下列步驟(a)從該N個并聯(lián)元件中選擇一目標(biāo)并聯(lián)元件，以進(jìn)行校準(zhǔn)；(b)從該N個并聯(lián)元件中，分辨出一次群組，該次群組所包含的并聯(lián)元件的重要性 (significance) A^l^U^rWijti^ ；(c)在使能(activate)該目標(biāo)并聯(lián)元件以及禁能(de-activate)該終端元件與其 余并聯(lián)元件的狀態(tài)下，通過取樣該階梯電路的輸出電壓，得到一第一取樣信號；(d)在使能該終端元件與該次群組中的每一該并聯(lián)元件以及禁能其余并聯(lián)元件的 狀態(tài)下，通過取樣該階梯電路的輸出電壓，得到一第二取樣信號；(e)將該第一取樣信號的值減去該第二取樣信號的值，以產(chǎn)生一誤差項(xiàng)；以及(f)依據(jù)該誤差項(xiàng)，調(diào)整該目標(biāo)并聯(lián)元件的一阻抗。在本發(fā)明的又一實(shí)施例中，前述步驟(b)至(f)會重復(fù)執(zhí)行多次。而在再一實(shí)施 例中，前述步驟(a)至(f)會重復(fù)執(zhí)行，但每次重復(fù)執(zhí)行時，會在步驟(a)中選擇一不同 的目標(biāo)并聯(lián)兀件。(Ina yet further embodiment，steps (a) to (f) are repeated but in step (a)adifferent subject shunt element is selected.)


圖1示出一已知的節(jié)電阻式階梯電路的電路圖。圖2A示出一自我校正的節(jié)電阻式階梯電路。圖2B示出另一節(jié)電阻式階梯電路。圖3示出一調(diào)制器。主要元件符號說明100N位節(jié)電阻式階梯電路111 ‘~ 114并聯(lián)電阻器121 --123串聯(lián)電阻器130終端電阻器200四位節(jié)電阻式階梯電路210校準(zhǔn)電路212取樣及保持電路214調(diào)制器216積分器218模擬至數(shù)字轉(zhuǎn)換器220核心電路230邏輯電路220B節(jié)電阻式電路231 --235多路復(fù)用器240運(yùn)算放大器250虛擬接地點(diǎn)300調(diào)制器實(shí)施例310 --380開關(guān)390反相器具體實(shí)施例方式本發(fā)明涉及一種階梯電路，尤其涉及一種可校準(zhǔn)的階梯電路的方法與裝置。雖然 本說明書提供了實(shí)施本發(fā)明的優(yōu)選實(shí)施例(例如是R-2R ladder階梯電路)，然而這些 實(shí)施例并非用以限制本發(fā)明的實(shí)施，本技術(shù)領(lǐng)域具有通常知識者可依據(jù)本說明書的披露內(nèi) 容，對本發(fā)明施以這些實(shí)施例以外的均等變化實(shí)施。另外，涉及先前技術(shù)的內(nèi)容將不予詳 述，以專注于對本發(fā)明的技術(shù)特征的說明。本發(fā)明可應(yīng)用于任何種類的階梯電路(例如R_2R Iaddercircuit、或是其它形 式的節(jié)電阻式階梯電路)。舉例而言，圖2示出了一四位節(jié)電阻式階梯電路200，用以說明 本發(fā)明如何進(jìn)行實(shí)作，然而此僅為舉例，并非對本發(fā)明的限制。又如本說明書的先前技術(shù) 中所述，對一四位數(shù)字至模擬轉(zhuǎn)換電路(digital-to-analog converter ；DAC)而言，最糟 的微分非線性度(differential non-linearity ；DNL)會發(fā)生在當(dāng)DAC控制碼的增量從編 碼7(D[3:0] = 0111，亦即除了最大有效位(most-significant bit ；MSB)以外的所有控制 碼位均為1)變成編碼8(D[3:0] = 1000，亦即除了最大有效位以外的所有控制碼位均為0) 時。因此，本發(fā)明尋求校準(zhǔn)對應(yīng)MSB的一并聯(lián)電阻器，藉此使輸出電平(output level)的增 量變化從編碼7變成編碼8時，仍能盡可能地近似于理想值(亦即\SB)。本發(fā)明用來校準(zhǔn)對 應(yīng)MSB的電路(MSB cell)的方法說明如下。首先，將一控制碼設(shè)為編碼7 (apply code 7)， 同時將一終端電阻器(terminationresistor)連接至邏輯高電壓(即Vkef)，藉此產(chǎn)生一第 一輸出電壓，該第一輸出電壓具有一額定電壓8X\SB ；取樣位于一負(fù)載的輸出電壓，將其存 儲為一第一取樣電壓；接著，將該控制碼設(shè)為編碼8，同時將該終端電阻器接地(亦即邏輯 低電壓)，藉此產(chǎn)生一第二輸出電壓，該第二輸出電壓具有一額定電壓8X；取樣位于該 負(fù)載的輸出電壓，并將其存儲為一第二取樣電壓；將該第一取樣電壓減去該第二取樣電壓， 以得到一誤差項(xiàng)，若該誤差項(xiàng)是正值，表示該第一取樣電壓大于該第二取樣電壓，亦即表示 對應(yīng)MSB的電阻器(MSB resistor,后稱MSB電阻器)的電阻值過大，此時微幅減少該MSB 電阻器的電阻值，而若該誤差項(xiàng)為負(fù)值，表示該第一取樣電壓小于該第二取樣電壓，亦即表 示該MSB電阻器的電阻值過小，此時微幅增加該MSB電阻器的電阻值。上述過程會反復(fù)實(shí) 施，以逐漸減少該二取樣電壓間的差異。藉此，該MSB電阻器的電阻值可被校準(zhǔn)，使得編碼 8的輸出電壓能夠趨近于編碼7的輸出電壓再加上\SB。圖2A為依據(jù)本發(fā)明所示出的一實(shí)施例。DAC 200包含一核心電路220 ；—校準(zhǔn)電路 210 ；以及一邏輯電路230。該邏輯電路230接收控制位(control bits) D [3:0]以及二邏輯 信號 CAL_EN 與 CAL_SQ，并輸出替代控制位(alternative control bits)D’ [3:0]以及一 附加控制位C。該核心電路220類似先前技術(shù)的節(jié)電阻式階梯電路，包含多個串聯(lián)電阻器 (即電阻器RS2、RS1與RS0)，每一該電阻器具有一額定電阻值R ；多個并聯(lián)電阻器(即電阻 器RP3、RP2、RP1與RP0)，每一該并聯(lián)電阻器具有一額定電阻值2R(即電阻值R的二倍)；以 及一終端電阻器RT，具有一額定電阻值2R。這些并聯(lián)電阻器RP3 RPO耦接該替代控制位 D’ [3:0]，而該終端電阻器RT耦接該附加控制位C。不同于圖1所示的已知節(jié)電阻式階梯 電路100，此處對應(yīng)MSB的并聯(lián)電阻器RP3是可調(diào)整且由一 K位編碼值(K_bit code word) E來控制。當(dāng)前述邏輯信號CAL_EN為0時，DAC 200運(yùn)作在一正常模式，并表現(xiàn)得如同圖1 的已知節(jié)電阻式階梯電路100，在此模式下，該替代控制位D’ [3:0]等于控制位D[3:0]，且 該附加控制位C等于0，這些并聯(lián)電阻器RPO RP3分別連接至控制位D
、D[1]、D[2]及D[3]，而該終端電阻器RT則接地(邏輯0的電壓電平)。此外，當(dāng)該邏輯信號CAL_EN為1 時，DAC 200運(yùn)作在一校準(zhǔn)模式，其中當(dāng)前述邏輯信號CAL_SQ為1時，除了電阻器RP3 (即 對應(yīng)MSB的并聯(lián)電阻器)以外的所有并聯(lián)電阻器以及該終端電阻器RT均連接至Vkef (邏輯 1的電壓電平)，此時電阻器RP3接地(邏輯0的電壓電平)；當(dāng)邏輯信號CAL_SQ為0時， 除了電阻器RP3 (即對應(yīng)MSB的并聯(lián)電阻器)以外的并聯(lián)電阻器以及該終端電阻器RT均接 地，此時電阻器RP3連接至VKEF。校準(zhǔn)電路210在邏輯信號CAL_EN為1時被使能，當(dāng)被使能 時，校準(zhǔn)電路210接收輸出電壓Vott并相應(yīng)地更新該K位編碼值E ；當(dāng)校準(zhǔn)電路未被使能時， 該K位編碼值E即保持不變。至于校準(zhǔn)的原理如后所述。前述四個并聯(lián)電阻器RPO RP3分別直接連到控制位D
、D[l]、D [2]與D[3]， 不同于此的是我們可利用多路復(fù)用器MUXO、MUXl、MUX2及MUX3來分別產(chǎn)生替代控制位 D’
,D' [1]、D’ [2]與D’ [3]，以連接至該四個并聯(lián)電阻器RPO RP3。當(dāng)前述邏輯信號 CAL_EN為0時，替代控制位D’ [3:0]等于控制位D [3 0]，且附加控制位C等于0，此時DAC 200運(yùn)作在一正常模式；而當(dāng)該邏輯信號CAL_EN為1時，若邏輯信號CAL_SQ亦為1，則替代 控制位D’ [3:0]等于0111(即編碼7)，而若邏輯信號CAL_SQ為0，替代控制位D’ [3:0]就 等于1000 (即編碼8)。至于終端電阻器RT則連接至由多路復(fù)用器MUXC所產(chǎn)生的附加控 制位C，當(dāng)邏輯信號CAL_EN為0時，附加控制位C等于0，其它情形下附加控制位C等于邏 輯信號CAL_SQ。因此，終端電阻器RT只在校準(zhǔn)模式下以及施予編碼7的情形下才連接至 Veef(即邏輯1的電壓電平)，其它情形下，終端電阻器RT接地(即邏輯0的電壓電平)。在一優(yōu)選實(shí)施例中，當(dāng)校準(zhǔn)模式啟動時(即邏輯信號CAL_EN等于1時)，邏輯信 號CAL_SQ會是一串信號值交替于1與0之間的序列，因此，DAC 200在校準(zhǔn)模式下會在編碼 7 (當(dāng)邏輯信號CAL_SQ等于1)及編碼8 (當(dāng)邏輯信號CAL_SQ等于0)之間交替運(yùn)作。在編 碼7的期間，終端電阻器RT連接至Vkef，使得輸出電壓Vott處于一第一電壓，其名義上具有 一電壓8 X(等于Vkef)；在編碼8的期間，只有對應(yīng)MSB的并聯(lián)電阻器RP3會連接至Vkef, 使得輸出電壓Vott處于一第二電壓，其名義上同樣地具有一電壓8X\sb(等于Vkef)。然而， 由于工藝精確性有限，上述第一電壓與第二電壓會有所不同。校準(zhǔn)電路210包含一取樣及 保持電路(s卿le-and-hold circuit ；S/H)、一調(diào)制器(MOD) 214、一積分器(INT) 216 以及 一模擬至數(shù)字轉(zhuǎn)換器(ADC)218。該取樣及保持電路212對輸出電壓Vott進(jìn)行取樣及保存， 因此該取樣及保持電路212的輸出X會交替變換在前述第一電壓(當(dāng)邏輯信號CAL_SQ等 于1)及第二電壓(當(dāng)邏輯信號CAL_SQ等于0)之間；調(diào)制器214接收取樣及保持電路212 的輸出X，并將該輸出X乘以1 (當(dāng)邏輯信號CAL_SQ等于1)或-1 (當(dāng)邏輯信號CAL_SQ等 于0)以產(chǎn)生一輸出Y ；積分器216對調(diào)制器214的輸出Y執(zhí)行一累積加總，藉以產(chǎn)生一輸 出Z。根據(jù)上述，積分器216的輸出Z代表前述第一電壓與第二電壓間的差異的累積總和。 該輸出Z接著被一模擬至數(shù)字轉(zhuǎn)換器(ADC)218轉(zhuǎn)換為前述K位控制值E，藉以控制一可調(diào) 整單元i3的電壓。若該第一電壓大于該第二電壓，該K位控制值E將調(diào)高以增加該可調(diào)整 單元i3的電壓；若該第一電壓小于該第二電壓，該K位控制值E將調(diào)低以減少該可調(diào)整單 元i3的電壓。藉由上述方式，可調(diào)整單元i3的電壓會在一反饋回路中而被調(diào)整，藉此使得 該第一電壓趨近該第二電壓，將編碼7與編碼8之間的微分非線性度DNL減少至最小。本發(fā)明的目的與技術(shù)特征可由許多不同的實(shí)施例來體現(xiàn)。本發(fā)明并不限于節(jié)電 阻式階梯電路(R-2R ladder)，例如使用其它種類、其它形式的元件所形成的阻抗值(例如晶體管、電容、電感、或是任幾種的組合、或是任一種與電阻的組合)的階梯電路。舉例 來說，本發(fā)明可應(yīng)用于一節(jié)電容切換式階梯電路(switch-capacitor2C-C ladder)。本發(fā) 明并不限于如圖2A所示的特定電路架構(gòu)，例如本發(fā)明亦可應(yīng)用于如圖2B所示的節(jié)電阻式 電路220B，其為本技術(shù)領(lǐng)域具有通常知識者能夠依據(jù)本發(fā)明的披露內(nèi)容而輕易得知的一種 替代的節(jié)電阻架構(gòu)，細(xì)節(jié)內(nèi)容于此不予贅述(此處，并聯(lián)電阻器RPO RP3依據(jù)前述替代控 制位D’ [3:0]各邏輯值，而通過多路復(fù)用器230 233連接至地或一虛擬接地點(diǎn)250 ；終端 電阻器RT則依據(jù)前述附加控制位C的邏輯值，而通過多路復(fù)用器234連接至地或該虛擬接 地點(diǎn)250 ；另外，運(yùn)算放大器240及反饋電阻器RF則是用來為該虛擬接地點(diǎn)250形成一虛 擬接地條件。本發(fā)明亦不限于本說明書的實(shí)施例(例如四位DAC)，而可應(yīng)用于任何一種 形式、任一種類的、不同位數(shù)的DAC，只要這種DAC包含一高重要性單元(more significant cell，或稱為高位單元)以及多個低重要性單元(less significant cells，或稱為低位單 元)，其中該高重要性單元的額定權(quán)重大于這些低重要性單元的額定權(quán)重的總和達(dá)一單位 數(shù)額(by a unit amount)。接著，本發(fā)明可用來校準(zhǔn)該高重要性單元，藉此減少該高重要 性單元的權(quán)重與這些低重要性單元的權(quán)重總和加上該單位數(shù)額間的差異。本發(fā)明亦可以遞 歸的方式(recursivemarmer)來施行，舉例來說，對一具有五個并聯(lián)電阻器RPO RP4分別 帶有權(quán)重20 X Vlsb,21 X Vlsb、22 X Vlsb,23 X Vlsb與M X Vlsb的五位DAC而言，可先校準(zhǔn)并聯(lián)電 阻器RP3，藉此最小化編碼7與編碼8間的微分非線性度DNL，而在該并聯(lián)電阻器RP3校準(zhǔn) 后，接著可校準(zhǔn)并聯(lián)電阻器RP4，藉此最小化編碼15 (表示除了該并聯(lián)電阻器RP4以外的所 有并聯(lián)電阻器皆連接至Vkef)與編碼16 (表示除了該并聯(lián)電阻器RP4以外的所有并聯(lián)電阻 器皆接地)間的微分非線性度DNL。根據(jù)上述方式，表示可先校準(zhǔn)一低重要性單元，然后逐 步地來校準(zhǔn)高重要性單元。前述取樣及保持電路、多路復(fù)用器以及積分器(如離散積分器)具有多種的實(shí)施 例，是屬本技術(shù)領(lǐng)域的通常知識，因此在此不予詳述。圖3示出了圖2的調(diào)制器214的一實(shí) 施例300。實(shí)施例300包含一取樣電容CS ；多個開關(guān)(310、320、330及340)，其依據(jù)一雙 相非重疊頻率1與2來運(yùn)作；以及多個開關(guān)(350、360、370及380)，其依據(jù)邏輯信號CAL_ SQ及其邏輯反轉(zhuǎn)值(由一反相器390所產(chǎn)生)來運(yùn)作。在一相位取樣期間(此時前述頻 率1等于1，而頻率2等于0)，節(jié)點(diǎn)X的電壓由該取樣電容CS進(jìn)行取樣；而在一相位轉(zhuǎn)換期 間(此時前述頻率1等于0，而頻率2等于1)，若邏輯信號CAL_SQ等于1，被取樣的電壓在 沒有極性轉(zhuǎn)換的情形下被傳輸至輸出端Y，但若邏輯信號CAL_SQ等于0，被取樣的電壓會在 有極性轉(zhuǎn)換的情形下被傳輸至該輸出端Y。此處，Vkef代表一固定電位節(jié)點(diǎn)。調(diào)制器214具 有多種實(shí)施方式，例如使用微處理器搭配相關(guān)固件(firmware)也可達(dá)成本發(fā)明的調(diào)制器 214的功能；或是利用硬件描述語言盡管本發(fā)明的披露內(nèi)容提供了數(shù)個特定實(shí)施例，然而這些實(shí)施例僅用來介紹而非 用來限制本發(fā)明的實(shí)施。本技術(shù)領(lǐng)域具有通常知識者可依據(jù)本發(fā)明的披露內(nèi)容對本發(fā)明的 實(shí)施加以各種均等的變化，例如增加額外的元件或替換等效的元件等。
權(quán)利要求
1.一種校準(zhǔn)裝置，包含一邏輯單元，接收一第一邏輯信號、一第二邏輯信號以及N個控制位，并用來輸出N個 替代控制位以及一附加控制位，其中所述N是一大于1的整數(shù)；一階梯電路，接收所述N個替代控制位、所述附加控制位以及一調(diào)整值，并用來輸出一 輸出信號；以及一校準(zhǔn)電路，接收所述第一邏輯信號、所述第二邏輯信號以及所述輸出信號，并輸出所 述調(diào)整值。
2.根據(jù)權(quán)利要求1所述的校準(zhǔn)裝置，所述階梯電路包含N-I個串聯(lián)元件；N個并聯(lián)元件，其連接關(guān)系分別由所述N個替代控制位所控制；以及一個終端元件，其連接關(guān)系由所述附加控制位所控制。
3.根據(jù)權(quán)利要求2所述的校準(zhǔn)裝置，其中，每一所述串聯(lián)元件對應(yīng)一額定阻抗，每一所 述并聯(lián)元件對應(yīng)二倍的所述額定阻抗，所述終端元件也對應(yīng)二倍的所述額定阻抗。
4.根據(jù)權(quán)利要求2所述校準(zhǔn)裝置，其中，所述N個并聯(lián)元件包含一高重要性并聯(lián)元件， 其連接關(guān)系由一高位替代控制位所控制，所述N個并聯(lián)元件還包含N-I個低位并聯(lián)元件，其 連接關(guān)系分別由N-I個低位替代控制位所控制，且所述高位并聯(lián)元件可依據(jù)所述調(diào)整值進(jìn) 行調(diào)整。
5.根據(jù)權(quán)利要求4所述的校準(zhǔn)裝置，其中，所述N個替代控制位與所述N個控制位具有 相同的邏輯值，且當(dāng)所述第一邏輯信號為0時，所述附加控制位為0。
6.根據(jù)權(quán)利要求5所述的校準(zhǔn)裝置，其中，所述高位替代控制位是所述第二邏輯信號 的一邏輯反相值，而當(dāng)所述第一邏輯信號為1時，所述N-I個低位控制位與所述附加控制位 均具有與所述第二邏輯信號相同的邏輯值。
7.根據(jù)權(quán)利要求1所述的校準(zhǔn)裝置，當(dāng)所述第一邏輯信號為1時，無論所述第二邏輯信 號的值為何，所述輸出信號名義上均具有相同值。
8.根據(jù)權(quán)利要求7所述的校準(zhǔn)裝置，其中，所述調(diào)整值由所述校準(zhǔn)電路來進(jìn)行調(diào)整，因 此當(dāng)所述第一邏輯信號為1時，無論所述第二邏輯信號的值為何，所述輸出信號實(shí)質(zhì)上具 有相同值。
9.根據(jù)權(quán)利要求1所述的校準(zhǔn)裝置，其中，所述校準(zhǔn)電路包含一取樣電路，取樣所述輸出信號，以產(chǎn)生一取樣信號；一調(diào)制電路，依據(jù)所述第二邏輯信號來調(diào)制所述取樣信號，藉以產(chǎn)生一誤差信號；一積分器，積分所述誤差信號以產(chǎn)生一調(diào)整信號；以及一模擬至數(shù)字轉(zhuǎn)換器，將所述調(diào)整信號轉(zhuǎn)換為所述調(diào)整值。
10.根據(jù)權(quán)利要求9所述的校準(zhǔn)裝置，其中，所述校準(zhǔn)電路在所述第一邏輯信號為1時 被使能，當(dāng)所述第一邏輯信號為0時，所述調(diào)整值固定不變。
11.一種校準(zhǔn)一階梯電路的方法，所述階梯電路包含N個并聯(lián)元件、N-I個串聯(lián)元件以 及一個終端元件，其中所述N為一大于1的整數(shù)，所述方法包含下列步驟(a)從所述N個并聯(lián)元件中選擇一目標(biāo)并聯(lián)元件以進(jìn)行校準(zhǔn)；(b)從所述N個并聯(lián)元件中分辨出一次群組，所述次群組所包含的多個并聯(lián)元件的重 要性小于所述目標(biāo)并聯(lián)元件；(C)在使能所述目標(biāo)并聯(lián)元件以及禁能所述終端元件與其余所述/所述多個并聯(lián)元件 的狀態(tài)下，通過取樣所述階梯電路的一輸出電壓，得到一第一取樣信號；(d)在使能所述終端元件與所述次群組中的每一所述并聯(lián)元件以及禁能其余所述/ 所述多個并聯(lián)元件的狀態(tài)下，通過取樣所述階梯電路的所述輸出電壓，得到一第二取樣信 號；(e)依據(jù)所述第一取樣信號的值與所述第二取樣信號的值，以產(chǎn)生一誤差項(xiàng)；以及(f)依據(jù)所述誤差項(xiàng)，調(diào)整所述目標(biāo)并聯(lián)元件的一阻抗。
12.根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含重復(fù)執(zhí)行步驟(b)到(f)達(dá)多次。
13.根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含重復(fù)執(zhí)行步驟(a)到(f)，但每次重 復(fù)執(zhí)行步驟(a)時，選擇一不同的目標(biāo)并聯(lián)元件。
14.根據(jù)權(quán)利要求13所述的方法，其中，所述不同的目標(biāo)并聯(lián)元件的重要性高于先前 所選擇的所述目標(biāo)并聯(lián)元件的重要性。
15.根據(jù)權(quán)利要求11所述的方法，其中，所述目標(biāo)并聯(lián)元件的調(diào)整是為了最小化所述 誤差項(xiàng)的值。
16.根據(jù)權(quán)利要求11所述的方法，其中，每一所述串聯(lián)元件名義上具有一額定阻抗，每 一所述并聯(lián)元件名義上具有二倍的所述額定阻抗，所述終端元件名義上也具有二倍所述額 定阻抗。
17.根據(jù)權(quán)利要求11所述的方法，其中，當(dāng)一并聯(lián)元件的一端耦接至一第一電壓時，所 述并聯(lián)元件被使能，而當(dāng)所述并聯(lián)元件的所述端耦接至一第二電壓時，所述并聯(lián)元件被禁 能，又當(dāng)所述終端元件的一端耦接至所述第一電壓時，所述終端元件被使能，而當(dāng)所述終端 元件的所述端耦接至所述第二電壓時，所述終端元件被禁能。
18.根據(jù)權(quán)利要求11所述的方法，其中，當(dāng)一并聯(lián)元件的一端耦接至一虛擬接地點(diǎn)時， 所述并聯(lián)元件被使能，而當(dāng)所述并聯(lián)元件的所述端接地時，所述并聯(lián)元件被禁能，又當(dāng)所述 終端元件的一端耦接至所述虛擬接地點(diǎn)時，所述終端元件被使能，而當(dāng)所述終端元件的所 述端接地時，所述終端元件被禁能。
19.根據(jù)權(quán)利要求18所述的方法，其進(jìn)一步包含使用一運(yùn)算放大器來實(shí)現(xiàn)所述虛擬接 地點(diǎn)。
20.一種校準(zhǔn)裝置，包含一邏輯單元，用來接收一第一邏輯信號、一第二邏輯信號以及多個第一控制信號，并用 來輸出多個第二控制信號；一階梯電路，用來接收所述多個第二控制信號以及一調(diào)整值，并用來輸出一輸出信號；以及一校準(zhǔn)電路，用來接收所述第一邏輯信號、所述第二邏輯信號以及所述輸出信號，并用 來輸出所述調(diào)整值。
21.根據(jù)權(quán)利要求20所述的校準(zhǔn)裝置，所述階梯電路包含N-I個串聯(lián)元件；N個并聯(lián)元件，其連接關(guān)系分別由所述替代控制位所控制；以及一個終端元件，其連接關(guān)系由所述附加控制位所控制。
全文摘要
本發(fā)明披露了一種自我校準(zhǔn)的階梯電路及其方法，該電路的裝置包含一邏輯單元，用來接收一第一邏輯信號、一第二邏輯信號以及N個控制位，并用來輸出N個替代控制位以及一附加控制位，N是一大于1的整數(shù)；一核心電路，用來接收該N個替代控制位、附加控制位以及一調(diào)整值，并用來輸出一輸出信號，該核心電路包含(N-1)個串聯(lián)元件、N個并聯(lián)元件、以及一終端元件；以及一校準(zhǔn)電路，用來接收上述第一邏輯信號、第二邏輯信號以及該輸出信號，并用來輸出上述調(diào)整值。當(dāng)該第一邏輯信號為0時，此裝置運(yùn)作在正常模式，且該輸出信號依據(jù)該N個控制位來產(chǎn)生；而當(dāng)該第一邏輯信號為1時，該裝置運(yùn)作在校準(zhǔn)模式，此時該輸出信號依據(jù)該第二邏輯信號來產(chǎn)生。
文檔編號H03M1/10GK102045066SQ20101051026
公開日2011年5月4日 申請日期2010年10月18日 優(yōu)先權(quán)日2009年10月16日
發(fā)明者林嘉亮 申請人:瑞昱半導(dǎo)體股份有限公司