專利名稱：：一種數(shù)字脈寬調制器方法及系統(tǒng)的制作方法
技術領域：
：本發(fā)明主要涉及脈寬調制器(PulseWidthModulators，PWMs)，尤其是數(shù)字脈寬調制器(DigitalPulseWidthModulators，DPWMs)。
背景技術：
：在大功率應用中，PWM(PulseWidthModulator，脈寬調制器)的輸出通常用于控制大型半導體開關器件，所述半導體開關器件具有相對較長的開啟或者關閉時間。這樣導致的一個問題是實際操作中在最終開關狀態(tài)為穩(wěn)定的關閉或開啟之前可以實現(xiàn)施加最小和最大占空比(dutycycle)。這被稱為最小/最大導通時間(Tontime)并影響接近其極限的調控能力。需要提供一種圍繞這些情況不產生損害整體性能的間斷(discontinuities)，提高DPWM分辨率的方法。所有電子設備都會發(fā)射射頻干擾。要求這些設備通過FCC測試以保證與其他設備的正常運行。需要提供一種改善符合EMI標準的機制。在典型的多相位PWM應用中，要求所有PWM電路都能被頻率鎖定，使得它們可在有規(guī)律的預定間隔上發(fā)生。這使得運行中獲得最佳效率。需要有一種將DPWM電路鎖定在一起并在他們之間傳遞重要聯(lián)系信息的機制。
發(fā)明內容在一個實施方案中，本發(fā)明數(shù)字脈寬調制器包括比較器和多個相位，并能在不提高時鐘頻率下提高分辨率。在一個實例中，利用兩個比較器和鋸齒波(ramp)來判斷占空比大于或者小于鋸齒波。在另一個實例中，利用三個比較器和上/下鋸齒波(up/downramp)來得到雙緣調制器(dualedgemodulator)。在另一實施方案中，本發(fā)明數(shù)字脈沖調制器(DPWM)包括多個相等比較器(equalitycomparator)和多個相位，并在不提高時鐘頻率下提高分辨率。在一個實例中，實施方案采用足夠大于PWM速率的自由運行計數(shù)器(freerunningcounter)；所述計數(shù)器用來測試計數(shù)器輸出和占空比指令輸入是否相等。在另一個實例中，采用足夠大于PWM速率的自由運行計數(shù)器并且將計數(shù)器的輸出與占空比指令輸入之間的相等用于雙緣調制。在又一個實施方案中，本發(fā)明的系統(tǒng)包括將占空比指令與預設最小值進行比較的優(yōu)先編碼比較部件(priorityencodedcomparatorcomponent)(在一個實例中包括多個比較器)，所述實施方案被稱為頻率折返(frequencyFoldback)部件。本文還公開了本發(fā)明的其他實施方案及其方法的實施方案。為了更好理解本發(fā)明及其他和進一步的需要，下面結合附圖及詳細的描述對本發(fā)明的具體實施方案作進一步說明，其范圍在隨附的權利要求中指出。圖1顯示了本發(fā)明的一個實施方案，單板(veneer)如何提高PWM的分辨率；7圖2是本發(fā)明的電路方框圖；圖3是本發(fā)明的另一電路方框圖；圖4是本發(fā)明的系統(tǒng)的方框圖；圖5是本發(fā)明另一系統(tǒng)的方框圖；圖6是本發(fā)明另一電路方框圖7是顯示根據(jù)本發(fā)明的一個實施方案改變PWM開關頻率對分辨率位的影響的圖；圖8是本發(fā)明另一系統(tǒng)的方框圖；以及圖9是本發(fā)明另一系統(tǒng)的方框圖。具體實施例方式本發(fā)明數(shù)字脈寬調制器(DPWM)的一個實施方案采用多相位數(shù)控振蕩器(DigitallyControlledOscillator，DC0)和鎖相環(huán)(PhaseLockedLoop,PLL)以使DCO輸出時鐘與已知的參考時鐘同步。DPWM時基(timebase)包括通過稱為phO的DCO的第一相位來計時的自由運行計數(shù)器。分辨率取決于DCO的時鐘速率和DCO的相位數(shù)。在該實施方案中，使用4個相位及其互補(compliments)相位(8個相位)，形成PWM分辨率額外的3位。應該指出的是，盡管上述實施方案中采用DCO和鎖相環(huán)來得到多個具有相同頻率的時鐘信號(相位)且每個時鐘信號具有不同的相位，其他獲得多個時鐘信號的方法也在本發(fā)明的保護范圍之內。在一些實施方案中，使用基于4相位DCO的PLL以產生ph0、ph45、ph90和phl35。通過使用時鐘緩沖器，可由PhO,ph45、ph90和phl35相應地得到phl80、ph225、ph270和ph315。這里所述8個相位一起被稱為單板(veneer)(圖1)。在傳統(tǒng)的PWM控制中，控制系統(tǒng)僅能在固定的間隔內修正占空比。在設想的試驗中，如果在更新后緊接出現(xiàn)一個長瞬態(tài)，電路必須等到下一個間隔才可修正誤差。在這樣的單緣調制(singleedgemodulation)中，每個PWM周期只允許一次修正。改善這種情況的方法是在這些技術中實施雙緣調制，從而在保持PWM開關周期不變時將更新速率提高一倍。一種用來實現(xiàn)本發(fā)明上述實施方案的方法，包括將占空比跟與所需的占空比的上游位(uppercoarsebits)具有相同位數(shù)的計數(shù)器進行比較。如果計數(shù)器大于占空比，稱為大于的信號有效(asserted)。相反，如果計數(shù)器小于占空比，稱為小于的信號有效。僅當占空比等于計數(shù)器時，大于和小于同時無效(de-assert)。這種情況使得單板復用器(veneermultiplexer)的輸出可以通過DPWM電路輸出處的門(gate)。單板復用器使用占空比指令的低位(在顯示的本實施方案中為低3位)作為選擇。由此產生的PWM輸出的分辨率是相位間的時間差(圖2)。上述實施方案可描述為包括將計數(shù)器的輸出與由占空比信號和輸出邏輯部件獲得的信號進行比較的比較部件。所述比較部件具有兩個輸出；當計數(shù)器的輸出小于由占空比信號導出(diefrom)的信號時，第一輸出有效；當計數(shù)器的輸出大于由占空比信號導出的信號時，第二輸出有效。當計數(shù)器的輸出等于占空比信號時，第一輸出和第二輸出的兩個輸出同時無效。輸出邏輯部件接收復用器的輸出和比較部件的第一及第二輸出，并且當比較部件的第一及第二輸出無效時提供相位之間的時間差作為脈寬調制器輸出。圖2所示的實施方案采用兩個比較器10、20和鋸齒波(加法計數(shù)器(up-counter))30來確定占空比大于或者小于鋸齒波。圖2所示的實施方案是本發(fā)明數(shù)字脈沖調制器實施方案的一個實例，包括比較器和多個相位并能在不提高時鐘頻率下提高分辨率。參照圖2，兩個比較器中的第一比較器10判斷鋸齒波(計數(shù)器)30的輸出是否大于占空比信號。兩個比較器中的第二比較器20判斷計數(shù)器30的輸出是否小于占空比信號。一個雙穩(wěn)態(tài)鎖存器(觸發(fā)器)50接收第一比較器10的輸出作為設定輸入(S)，接收第二比較器20的輸出作為復位輸入(R)。另一個雙穩(wěn)態(tài)鎖存器(觸發(fā)器)60接收第二比較器20的輸出作為設定輸入(S)，接收第一比較器10的輸出信號作為復位輸入(R)。所述第一、第二比較器10、20及第一和第二雙穩(wěn)態(tài)鎖存器50、60包括比較部件。比較部件的第一輸出為第一觸發(fā)器50輸出的補充(complement)(比較部件的第二輸出為第二觸發(fā)器60的輸出(Q)。在圖2所示的實施方案中，邏輯部件包括接收比較部件第二輸出和復用器40輸出的或門70，及接收或(OR)門70的輸出和比較部件第一輸出的與(AND)門80。在圖2所示的實施方案中，對復位器40的輸入包括多個與門45，每個與門接收phO信號和一個來自第三和第四象限接收phO和ph225的與門信號，下一個與門接收PhO和ph270，第三個與門接收phO和ph315、phO信號；多個或門55，每個或門接收phO信號和一個來自第一及第二象限接收PhO和ph45的或門信號，下一個或門接收PhO和ph90，最后的或門接收phO和phl35，及邏輯1信號。同樣在圖2所示的實施方案中，另一個比較器90將計數(shù)器的輸出與最大計數(shù)值進行比較并在最大計數(shù)值溢出時提供信號以使觸發(fā)器50、60復位。雙緣單板DPWM本發(fā)明方法的雙緣實施方案包括用加法/減法計數(shù)器(110，圖3)替換加法計數(shù)器。使用由計數(shù)器產生的表示累加的標志對單板復用器(40，圖3)選擇l-duty*0.5(應該認識到Ι-duty是指分數(shù)空間；在整數(shù)空間，在所示實施方案中，其以7-duty表示；所述信號以下指Ι-duty)以適應占空比(duty)增加引起上升緣在時間上較早移動的事實。這對粗略比較是非必需的，因為這會使上升緣和下降緣得到相同的大于/小于的低倍(lowtimes)。(圖3)。圖3所示的實施方案采用3個比較器和上/下鋸齒波來獲得雙緣調制器。參照圖3，本發(fā)明所示實施方案與圖2中的相似，但其在于提供雙緣調制器。加法-減法計數(shù)器Iio提供表示累加的二進制信號用于通信(address)另一復用器120。由占空比信號得到的信號實質上等于占空比信號的一半(duty*0.5)。另一個復用器接收一個等于duty*0.5的低位的信號和另一個等于l-duty*0.5的低位的信號。另一復用器120的輸出將通信信號(addressingsignal)提供給單板復用器40。對比較部件的兩個比較器10,20的輸入實質上等于占空比信號的一半(duty*0.5)?；趩尉売|發(fā)器的DPWM本發(fā)明PWM的另一實施方案包括所有同步設計元件。優(yōu)選的是能實施靜態(tài)時序分析并且不會在先前實施方法中因為對同樣的輸出有貢獻的多種組合路徑而關閉時間的自動數(shù)字設計流程。不管是單緣還是雙緣調制，其實施基本上相似。一個η位自由運行計數(shù)器關閉時鐘PhO時鐘，并作為DPWM電路的粗的時基(coarsetimebase)0計數(shù)器現(xiàn)值與占空比相加鎖存于由計數(shù)器得到的PWM間隔。通過相等運算符，可能得到為基準計數(shù)器速率的二進制倍數(shù)的多個PWM速率。PWM速率在單緣調制情況下被解碼為稱為全周期(FC)的觸發(fā)器，在雙緣調制情況下被解碼為稱為全周期(FC)/半周期(HC)的觸發(fā)器。單緣調制器在占空比鎖存器(dutylatch)和計數(shù)器之間采用一種相等比較。在與PWM周期間隔相應的FC觸發(fā)點，存儲裝置設為邏輯1狀態(tài)。在本實施方案中存儲裝置采用時鐘設置/復位觸發(fā)器(clockedSet/Resetflop)。當計數(shù)器鋸齒波等于占空比+計數(shù)值時，存儲裝置設為邏輯0狀態(tài)。產生的信號被稱為粗PWM信號，因為它在一個phO時鐘的分辨率內。在粗PWM信號設為0點處，占空比的低位被鎖存并用來選擇8輸入復用器的輸入。復用器的8個輸入為通過連續(xù)增加的相位計時的粗PWM信號。結果是，通過所需的相位時鐘或者單板選擇，最終HS脈沖在時間上前移(圖4)。在圖4所示的實施方案中，數(shù)字PWM采用足夠大于PWM速率的自由運行計數(shù)器210；所述計數(shù)器210用來測試計數(shù)器的輸出與占空比指令輸入是否相等。圖4所示實施方案提供單緣調制。圖4所示的實施方案是采用相等比較和多個相位在不增加時鐘頻率下提高分辨率的實施方案之一。參照圖4，將計數(shù)器210的輸出和占空比信號提供給加法部件(addingcomponent)2200將加法部件220的輸出提供給數(shù)字延遲部件(在所示的本實施方案中為D觸發(fā)器》25。數(shù)字延遲部件225通過觸發(fā)生成(解碼)部件215產生的觸發(fā)信號來計時。如本實施方案中所示，觸發(fā)信號與PWM的周期間隔對應。相等比較器230接收計數(shù)器210的輸出和數(shù)字延遲部件225的輸出。數(shù)字存儲部件235(本實施方案中為觸發(fā)器)接收與PWM周期間隔(如本實施方案所示)相應的觸發(fā)信號及其通過相等比較器230的輸出的復位。具有由多個相位(phO、ph45、ph90、phl35、phl80、ph225、ph270、ph315)得到的信號作為輸入的復用器260提供脈寬調制器的輸出。復用器沈0的通信信號(addressingsignal)獲自占空比信號的低位。如圖4所示的實施方案，另一個數(shù)字延遲部件MO(本實施方案中為D觸發(fā)器)接收做周期信號的低位作為輸入并通過相等比較器230的輸出來計時。數(shù)字延遲部件240的輸出將通信信號提供給復用器沈0。在圖4所示的實施方案中，復用器260的輸入包括多個其它數(shù)字延遲部件(本實施方案中為D觸發(fā)器》55、265、270、280、285、290、295、305。其它數(shù)字延遲部件的第一半部分接收數(shù)字存儲部件235的信號作為輸入和輸出。其它數(shù)字延遲部件中的每個部件通過連續(xù)相位計時。第一個其它數(shù)字延遲部件255通過phO計時；下一個數(shù)字延遲部件265通過ph45計時；依此類推(在復用器沈0的輸入中的每個連續(xù)的數(shù)字延遲部件都由時鐘相位標識)。其它數(shù)字延遲部件的第二半部分接收由數(shù)字存儲部件235得到的信號作為輸入。在圖4所示的實施方案中，將數(shù)字存儲部件235的輸出作為輸入提供給下一級數(shù)字延遲部件245并將數(shù)字延遲部件245的輸出作為輸入提供給最后的數(shù)字部件250。最后的數(shù)字數(shù)據(jù)部件250的輸出為第二半部分其它數(shù)字延遲部件觀5、290,295,305的輸入?；陔p緣觸發(fā)器的DPWM雙緣調制器與單緣調制器的微小區(qū)別在于其在量值(1-duty)和計數(shù)器之間采用另外的相等比較。這是由于當占空比增加時PWM輸出的上升緣在時間上較早移動，而當占空比增加時PWM輸出的下降緣在時間上前移。當(Ι-duty)+鎖存的計數(shù)器的總和等于計數(shù)器現(xiàn)值時，存儲裝置被設為邏輯1狀態(tài)。在本實施方案中，將時鐘設置/復位觸發(fā)器用作存儲裝置。當duty+鎖存的計數(shù)的總和等于計數(shù)器現(xiàn)值時，存儲裝置被設為邏輯0狀態(tài)?？紤]到本實施中雙緣的性質，應交換占空比的低位以匹配單板電路應生成的邊緣。這是在占空比鎖存器前通過復用器完成。鎖存器的輸出用來選擇哪個單板值應最終生成PWM的輸出(圖5)。圖5所示的實施方案采用足夠大于使用的PWM速率的自由運行計數(shù)器來測試雙緣調制中計數(shù)器輸出和占空比指令輸入之間是否相等。參照圖5，所示實施方案與圖4中所示的實施方案的區(qū)別僅在于實施雙緣調節(jié)需要的那些細節(jié)。觸發(fā)生成部件310產生與半個PWM周期間隔相應的觸發(fā)信號和與PWM周期間隔相應的觸發(fā)信號。數(shù)字延時部件225通過與半個PWM周期間隔相應的觸發(fā)信號被觸發(fā)。另一個加法部件315接收等于I-Duty(在有理數(shù)范圍)的信號和計數(shù)器210的輸出。將所述另一加法部件315的輸出提供給另一數(shù)字延遲部件320，所述另一數(shù)字延遲部件320通過與PWM周期間隔相應的觸發(fā)信號被觸發(fā)。另一相等比較器325接收另一數(shù)字延遲部件320的輸出和計數(shù)器輸出。存儲部件235接收另一相等比較器325的輸出作為輸入。另一復用器330接收等于占空比信號低位的信號和等于Ι-duty低位的信號。另一復用器330通過相等比較器230和另一相等比較器325處理。所述另一復用器330的輸出用來產生第一個復用器沈0的處理信號。圖5所示的實施方案中，兩個相等比較器230、325的輸出被提供給或門。另一復用器330的輸出被提供給數(shù)字延遲部件245(本實施方案中為D觸發(fā)器)作為輸入，數(shù)字延遲部件245通過或門的輸出被觸發(fā)。步頁率折返(FrequencyFoldback)在電力應用中使用前述類型的DPWM來驅動大型硅開關裝置的情況下，需要一種保證最小導通時間的機制以在占空比端點提高有效控制分辨率。為此，探測會導致最小/最大導通時間沖突的占空比指令的機制在DPWM模塊之前實施。所得的DPWM頻率的二進制除法(binarydividing)稱為折返。當占空比變小，7個比較器進圖6所示的實施方案中，非本發(fā)明的限制)中的一個或多個判斷為真。這通過優(yōu)先編碼器解碼成3位(在本實施方案中，但并不是對本發(fā)明的限制；其他位數(shù)也在本發(fā)明的保護范圍內)折返值。所述折返值被鉗制在高位運行值(或標稱PWM頻率)和低位運行值之間。為保證無故障運行，折返值被鎖存在全周期(FC)觸發(fā)點處。折返值被傳遞到DPWM模塊并用于合理控制時基(圖6)。在圖6所示的實施方案中，采用優(yōu)先編碼比較部件(在一個例子中包含多個比較器)對占空比指令和預設最小值至連續(xù)半個DPWM開關頻率進行比較以保證實質上最小的導通時間。參照圖6，多個比較器405的每一個比較器接收占空比信號和不同的閾值；每個編譯用于判斷占空比信號是否小于各自的閥值。將比較器405的輸出作為輸入提供給優(yōu)先編碼器(priorityencoder)410，優(yōu)先編碼器410的輸出為預定位數(shù)的折返值。鉗制部件將折返值鉗制在高位運行值和低位運行值之間。在圖6所示的實施方案中，鉗制部件包括接收折返值和高位PWM頻率的第一復用器420，第一復用器420通過第一比較器415的輸出被觸發(fā)，第一比較器415判斷高位PWM頻率是否大于折返值。第一復用器的輸出通過減法部件425從高位PWM頻率中被減去。第二復用器435接收減法部件425的輸出和低位PWM頻率。第二復用器435通過第二比較器430的輸出被處理，第二比較器430判斷減法部件425的輸出是否大于低位PWM頻率。第二復用器435的輸出(被鉗制的折返值)是數(shù)字延遲部件440的輸入，所述數(shù)字延遲部件440由與標稱PWM周期間隔(FC)相應的觸發(fā)信號觸發(fā)。占空比擾動插補器(DutyCycleDitherInterpolator)另一用來提高DPWM輸出的有效分辨率的方法包括以產生平均完備的占空比輸出的方式擺動占空比指令的最低有效位。這是由簡單的第一順序西格瑪-德爾塔調制器(first-ordersigma-deltamodulator)實現(xiàn)的。本實施典型地集成了前述的頻率折返系統(tǒng)。本發(fā)明方法的本實施方案通過基于頻率折返動態(tài)縮放占空比的輸入來改善占空比的插值(interpolation)。頻率折返電路改變DPWM開關頻率，因此在分辨率的實際位和分辨率的插值位之間取得折中。在示例性的DPWM電路中，占空比為16位(不是對本發(fā)明的限制)。隨附的圖顯示，作為示例性的實施方案，在頻率上限7，具有7位插補的分辨率。當PWM的開關頻率降低時插位數(shù)下降(圖7)。圖7提供了一種示例性的由折返值產生的掩碼(mask)的實施方案。圖7中的插位(interpolatedbits)作為折返值的函數(shù)變化并且圖7中標識為插位的部分是用來提供擾動(dither)至插補器的位數(shù)和位置的頻率折返掩碼(445，圖8)的示例性實施方案。圖7中標識為PWM精單板位的區(qū)域是在插補器(455，圖8)輸出增加的單板位的掩碼的一個示例性實施方案。西格瑪-德爾塔調制器是插補器(450，圖8)的一個示例性實施方案，并且基于在先提交的美國專利申請公布200701擬610——數(shù)字控制的方法和系統(tǒng)，其通過整體引用作為參考。這種版本的西格瑪-德爾塔調制器為單一順序并具有基于頻率折返的動態(tài)縮放(scale)占空比的邏輯(圖8)。所述基于頻率折返動態(tài)縮放占空比的邏輯對抖動和單板值及占空比粗值的總和進行操作并基于折返值(460，圖8)大約縮放該總和。圖8所示實施方案包括西格瑪-德爾塔調制器和多個頻率折返子系統(tǒng)(如圖6、7所示的系統(tǒng))。鎖相環(huán)擴頻DPWM時序發(fā)生器如前所述，使用4相位數(shù)控振蕩器產生DPWM邏輯的前四個相位，用時鐘逆變器產生其余四個相位?；诜€(wěn)定的相位關系和在大的動態(tài)范圍內被控制電壓調節(jié)的能力，DCO(510，圖9)的優(yōu)選結構為簡單的環(huán)形振蕩器。數(shù)模轉換器(DAC)(520，圖9)用來將數(shù)字控制字轉換成模擬控制電壓。DCO的phO輸出連接至標稱地通過固定的數(shù)字設定的整數(shù)除法器(integerdivider)(525，圖9)。該標稱除法器的值最終決定DCO輸出的頻率。反饋除法器的標稱值通過具有選擇鋸齒波大小和周期的參數(shù)的加法/減法鋸齒波計數(shù)器(up/downrampcounter)645，圖9)調整。這允許用戶對特定應用調節(jié)擴頻操作。在反饋路徑引入擴頻的優(yōu)點是容易適應轉換至外部同步輸入。數(shù)字鎖相環(huán)包括頻率探測器(530，圖9)、相位探測器(535，圖9)和積分器(540，圖9)。設有持續(xù)監(jiān)控頻率探測器輸出的電路并且當DCO頻率處于目標頻率15%內時，將頻率探測器從環(huán)中移除。然后，所述電路將僅鎖住由于移除頻率探測器和相位探測器之間的相互作用而導致輸出穩(wěn)定得多的相位(圖9)。如圖9所示的實施方案在鎖相環(huán)的反饋路徑中實施擴頻以擾動PWM轉換輸出(PWMswitchingoutput)。盡管本發(fā)明對多種實施方案進行了具體說明，應該意識到，在隨附的權利要求的精神和范圍內，本發(fā)明還能具有多種多樣的進一步和其它實施方案。權利要求1.一種脈寬調制器，包括具有由相同頻率不同相位的多個時鐘信號組合作為輸入的的復用器；所述組合經(jīng)選擇提供實質上等于時鐘信號之間的時間差的脈寬調制器輸出的分辨率；所述復用器通過由占空比信號低位得到的信號通信；所述低位足以對每個所述多個時鐘信號進行通信；具有最大計數(shù)值的加法計數(shù)器；兩個比較器；所述兩個比較器中的第一比較器判斷所述加法計數(shù)器的輸出是否大于所述占空比信號；兩個比較器中的第二比較器判斷所述加法計數(shù)器的輸出是否小于所述占空比信號；兩個雙穩(wěn)態(tài)鎖存器(觸發(fā)器)；兩個雙穩(wěn)態(tài)鎖存器中的第一個雙穩(wěn)態(tài)鎖存器接收所述第一比較器的輸出作為設定輸入(S)，接收所述第二比較器的輸出作為復位輸入(R);兩個雙穩(wěn)態(tài)鎖存器中的第二個雙穩(wěn)態(tài)鎖存器接收所述第二比較器的輸出作為設定輸入(S)，接收所述第一比較器的輸出作為復位輸入(R)；接收所述復用器輸出和所述第二個雙穩(wěn)態(tài)鎖存器輸出(Q)的或門；及接收所述或門的輸出和所述第一個雙穩(wěn)態(tài)鎖存器輸出的補充())的與門；所述與門的輸出為脈寬調制器的輸出。2.根據(jù)權利要求1所述的脈寬調制器，其中所述第一個和第二個雙穩(wěn)態(tài)鎖存器為計時雙穩(wěn)態(tài)鎖存器(clockedbistablelatches)；所述脈寬調制器還包括接收所述計數(shù)器輸出和表示所述計數(shù)器最大值的信號的第三比較器；當所述計數(shù)器的輸出小于所述表示計數(shù)器最大值的信號時，所述第三比較器的輸出有效；所述第三比較器的輸出為第一個和第二個雙穩(wěn)態(tài)鎖存器的時鐘信號。3.根據(jù)權利要求2所述的脈寬調制器，其中所述最大計數(shù)值通過脈寬調制器的速率確定；并且其中所述脈寬調制器進一步包括多個比較器；所述多個比較器中的每個比較器接收占空比信號和多個預定閾值中的一個閾值；所述多個預定閾值的每個閾值表示時間上的最小值；所述多個比較器中的每個比較器判斷所述占空比信號是否小于所述一個預定閾值的輸入；接收所述多個比較器輸出的優(yōu)先解碼器；所述優(yōu)先解碼器將折返值提供給預定位數(shù)；接收所述優(yōu)先解碼器輸出和高位運行值的第三復用器；接收所述優(yōu)先解碼器輸出和高位運行值的另一比較器；如果高位運行值大于所述優(yōu)先編碼器的輸出，所述另一比較器的輸出有效；所述另一比較器的輸出為所述第三復用器提供處理信號；提供所述上位運行值和所述第三復用器輸出之間的差作為減法部件的輸出的減法部件；接收所述減法部件輸出和所述低位運行值的第四復用器；及接收所述減法部件輸出和所述低位運行值的末端比較器(alastcomparator)；如果所述減法部件的輸出大于所述低位運行值，所述末端比較器的輸出有效；所述末端比較器的輸出為所述第四復用器的處理信號；所述第四復用器為D觸發(fā)器部件提供輸出；所述D觸發(fā)器部件在標稱PWM周期間隔被觸發(fā)；所述D觸發(fā)器部件的輸出為脈寬調制器(PWM)頻率的輸入；其中所述PWM速率通過所需的PWM頻率確定。4.根據(jù)權利要求1所述的脈寬調制器，其中所述多個時鐘信號由多相位數(shù)控振蕩器(DCO)獲得，并且其中鎖相環(huán)(PLL)使所述DCO輸出時鐘與已知的參考時鐘同步。5.一種脈寬調制器，包括具有由相同頻率不同相位的多個時鐘信號組合作為輸入的復用器；所述組合經(jīng)選擇提供實質上等于時鐘信號之間的時間差的脈寬調制器輸出的分辨率；所述復用器通過由占空比信號低位得到的信號通信，所述低位足以對所述多個時鐘信號的每一個時鐘信號進行通具有有最大計數(shù)值的加法-減法計數(shù)器；接收實質上等于半個所述占空比信號的低位的第一信號和實質上等于1減去半個所述占空比信號低位(這是半個所述占空比信號低位的補充)的第二信號的另一復用器；所述另一復用器通過在加法減法計數(shù)器中表示累加的二進制信號通信；所述復用器通過所述另一復用器的輸出通信；兩個比較器；所述兩個比較器中的第一比較器判斷所述計數(shù)器的輸出是否大于所述實質上等于半個占空比信號的信號；兩個比較器中的第二比較器判斷所述計數(shù)器的輸出是否小于所述實質上等于半個占空比信號的信號；兩個雙穩(wěn)態(tài)鎖存器(觸發(fā)器)；兩個雙穩(wěn)態(tài)鎖存器中的第一個雙穩(wěn)態(tài)鎖存器接收所述第一比較器的輸出作為設定輸入(S)，并接收所述第二比較器的輸出作為復位輸入(R);兩個雙穩(wěn)態(tài)鎖存器中的第二個雙穩(wěn)態(tài)鎖存器接收所述第二比較器的輸出作為設定輸入(S)，并接收所述第一比較器的輸出作為復位輸入(R)；接收所述復用器的輸出和所述第二個雙穩(wěn)態(tài)鎖存器的輸出(Q)的或門；及接收所述或門的輸出和所述第一個雙穩(wěn)態(tài)鎖存器輸出的補充(C》)的與門；所述與門的輸出為脈寬調制器的輸出。6.根據(jù)權利要求5所述的脈寬調制器，其中所述第一個和第二個雙穩(wěn)態(tài)鎖存器為計時雙穩(wěn)態(tài)鎖存器；所述脈寬調制器還包括接收所述計數(shù)器輸出和表示所述計數(shù)器最大值的信號的第三比較器；當所述計數(shù)器的輸出小于所述表示計數(shù)器最大值的信號時，所述第三比較器的輸出有效；所述第三比較器的輸出為第一個和第二個雙穩(wěn)態(tài)鎖存器的時鐘信號(clockinsignal)。7.根據(jù)權利要求4所述的脈寬調制器還包括多個比較器；所述多個比較器中的每個比較器接收占空比信號和多個預定閾值中的一個閾值；所述多個預定閾值的每個閾值表示時間上的最小值；所述多個比較器中的每個比較器判斷所述占空比信號是否小于所述一個預定閾值的輸入；接收所述多個比較器輸出的優(yōu)先解碼器；所述優(yōu)先解碼器將折返值提供給預定位數(shù)；接收所述優(yōu)先解碼器輸出和所述高位運行值的第三復用器；接收所述優(yōu)先解碼器輸出和所述高位運行值的另一比較器；如果高位運行值大于所述優(yōu)先編碼器的輸出，所述另一比較器的輸出有效；所述另一比較器的輸出為所述第三復用器提供通信信號；提供所述上位運行值和所述第三復用器輸出之間的差作為減法部件的輸出的減法部件；接收所述減法部件輸出和所述低位運行值的第四復用器；及接收所述減法部件輸出和所述低位運行值的末端比較器；如果所述減法部件的輸出大于所述低位運行值，所述末端比較器的輸出有效；所述末端比較器的輸出為所述第四復用器的通信信號；所述第四復用器為D觸發(fā)器部件提供輸出；所述D觸發(fā)器部件在標稱PWM周期間隔被觸發(fā)；所述D觸發(fā)器部件的輸出為脈寬調制器(PWM)頻率的輸入；其中在計時所述D觸發(fā)器部件中使用的所述脈寬調制器周期間隔由所需的脈寬調制器頻率得到。8.根據(jù)權利要求5所述的脈寬調制器，其中所述多個時鐘信號由多相位數(shù)控振蕩器(DCO)得到，并且其中鎖相環(huán)(PLL)使所述DCO輸出時鐘與已知的參考時鐘同步。9.一種脈寬調制器，包括被計時至多個時鐘信號的第一時鐘信號的計數(shù)器，所述多個時鐘信號具有相同頻率和不同相位；接收占空比信號和所述計數(shù)器輸出的加法部件(addingcomponent)；并且所述加法部件的輸出被供給第一D觸發(fā)器部件；所述第一D觸發(fā)器部件通過與PWM周期間隔對應的觸發(fā)信號被計時；接收所述第一D觸發(fā)器部件輸出和所述計數(shù)器輸出的相等比較器；接收與所述PWM周期間隔對應的觸發(fā)信號并通過所述相等比較器的輸出被復位的第二D觸發(fā)器部件；當被復位后，由所述第二D觸發(fā)器得到的數(shù)字信號具有所述多個時鐘信號的第一時鐘信號的時間分辨率；具有多個輸入的復用器，所述復用器的輸出為所述脈寬調制器的輸出；接收所述占空比信號低位作為輸入的第三D觸發(fā)器部件；所述第三D觸發(fā)器部件通過所述相等比較器的輸出被計時；所述第三D觸發(fā)器部件的輸出為所述復用器提供通信信號；所述低位足以對所述多個輸入的每一個輸入進行通信；及多個其它D觸發(fā)器部件；所述多個其它D觸發(fā)器部件的第一半部分接收由所述D觸發(fā)器得到的數(shù)字信號作為輸入；來自所述多個其它D觸發(fā)器部件第一半部分的每個連續(xù)的D觸發(fā)器部件通過來自所述多個時鐘信號的第一半部分的連續(xù)的時鐘信號被計時；所述多個其它D觸發(fā)器部件的第二半部分接收來自由所述D觸發(fā)器得到的數(shù)字信號的信號作為輸入；來自所述多個其它數(shù)字數(shù)據(jù)部件的所述第二半部分的每個連續(xù)的部件通過來自所述多個時鐘信號的第二半部分的連續(xù)的時鐘信號被計時；所述多個其它D觸發(fā)器部件的每個D觸發(fā)器部件的輸出為所述復用器的輸入。10.根據(jù)權利要求9所述的脈寬調制器還包括多個比較器；所述多個比較器中的每個比較器接收占空比信號和多個預定閾值中的一個閾值；所述多個預定閾值中的每個閾值表示時間上的最小值；所述來自多個比較器的每個比較器判斷所述占空比信號是否小于所述一個預定閾值的輸入；接收所述多個比較器輸出的優(yōu)先解碼器；所述優(yōu)先解碼器將折返值提供給預定位數(shù)；接收所述優(yōu)先解碼器輸出和所述高位運行值的第二復用器；接收所述優(yōu)先解碼器輸出和所述高位運行值的另一比較器；如果高位運行值大于所述優(yōu)先解碼器的輸出，所述另一比較器的輸出有效；所述另一比較器的輸出為所述第三復用器提供通信信號；提供所述高位運行值與所述第三復用器輸出之間的差作為減法部件的輸出的減法部件；接收所述減法部件的輸出和所述低位運行值的第三復用器；及接收所述減法部件的輸出和所述低位運行值的末端比較器；如果所述減法部件的輸出大于所述低位運行值，所述末端比較器的輸出有效；所述末端比較器的輸出為所述第三復用器的通信信號；所述第三復用器提供輸出給第四D觸發(fā)器部件；所述第四D觸發(fā)器部件在標稱PWM周期間隔被觸發(fā)；所述第四D觸發(fā)器部件的輸出為脈寬調制器(PWM)頻率的輸入；其中在計時所述第四D觸發(fā)器部件中使用的PWM周期間隔由所需脈寬調制器頻率得到。11.根據(jù)權利要求9所述的脈寬調制器，其中所述多個時鐘信號由多相位數(shù)控振蕩器(DCO)得到，并且其中鎖相環(huán)(PLL)將所述DCO輸出時鐘與已知的參考時鐘同步。12.—種脈寬調制器，包括被計時至多個時鐘信號的第一時鐘信號的計數(shù)器，所述多個時鐘信號具有相同頻率和不同相位；接收占空比信號和所述計數(shù)器輸出的加法部件；并且所述加法部件的輸出被提供給第一D觸發(fā)器部件；所述第一D觸發(fā)器部件通過與半個PWM周期間隔對應的觸發(fā)信號被計時；接收所述第一D觸發(fā)器部件輸出和所述計數(shù)器輸出的相等比較器；接收實質上等于1減去所述占空比信號(這是所述占空比信號的補充？)的信號和所述計數(shù)器輸出的另一加法部件；所述另一加法部件的輸出被提供給第二D觸發(fā)器部件；所述第二D觸發(fā)器部件通過與所述PWM周期間隔對應的觸發(fā)信號被計時；接收所述第二D觸發(fā)器輸出部件和所述計數(shù)器輸出的另一相等比較器；接收所述另一相等比較器輸出，并通過所述相等比較器的輸出被復位的第三D觸發(fā)器部件；被復位后，由所述第三D觸發(fā)器得到的數(shù)字信號具有所述多個時鐘信號的第一時鐘信號的時間分辨率；具有多個輸入的第一復用器；所述復用器的輸出為所述脈寬調制器的輸出；接收實質上等于所述占空比信號低位的第一信號和實質上等于1減去所述占空比信號的低位的第二信號的第二復用器；所述第二復用器通過所述相等比較器的輸出和所述另一相等比較器的輸出通信；接收所述相等比較器的輸出和所述另一相等比較器輸出的或邏輯部件；接收所述第二復用器的輸出作為輸入的第四D觸發(fā)器部件；所述第四D觸發(fā)器部件通過所述或邏輯部件被計時；所述第四D觸發(fā)器部件的輸出為所述第一復用器提供通信信號；所述低位足以對所述多個輸入的每個輸入進行通信；及多個其它D觸發(fā)器部件；所述多個其它D觸發(fā)器部件的第一半部分接收由所述D觸發(fā)器得到的數(shù)字信號作為輸入；所述多個其它D觸發(fā)器部件的第一半部分的每個連續(xù)的D觸發(fā)器部件通過來自所述多個時鐘信號的第一半部分的連續(xù)的時鐘信號被計時；所述多個其它D觸發(fā)器部件的第二半部分接收來自由所述D觸發(fā)器得到的數(shù)字信號的信號作為輸入；所述多個其它數(shù)字數(shù)據(jù)部件的第二半部分的每個連續(xù)的數(shù)字數(shù)據(jù)部件通過來自所述多個時鐘信號的第二半部分的連續(xù)的時鐘信號被計時；所述多個其它D觸發(fā)器部件的每個D觸發(fā)器部件的輸出為所述復用器的輸入。13.根據(jù)權利要求12所述的脈寬調制器還包括多個比較器；所述多個比較器中的每個比較器接收占空比信號和多個預定閾值中的一個閾值；所述多個預定閾值的每個閾值表示時間上的最小值；所述來自多個比較器的每個比較器判斷所述占空比信號是否小于所述一個預定閾值的輸入；接收所述多個比較器的輸出的優(yōu)先解碼器；所述優(yōu)先解碼器將折返值提供給預定位數(shù)；接收所述優(yōu)先解碼器輸出和所述高位運行值的第三復用器；接收所述優(yōu)先解碼器輸出和所述高位運行值的另一比較器；如果高位運行值大于所述優(yōu)先解碼器的輸出，所述另一比較器的輸出有效；所述另一比較器的輸出為所述第三復用器提供通信信號；提供所述高位運行值與所述第三復用器輸出之間的差作為減法部件輸出的減法部件；接收所述減法部件的輸出和所述低位運行值的第四復用器；及接收所述減法部件輸出和所述低位運行值的末端比較器；如果所述減法部件的輸出大于所述低位運行值，所述末端比較器的輸出有效；所述末端比較器的輸出為所述第四復用器的通信信號；所述第四復用器提供輸出給第五D觸發(fā)器部件；所述第五D觸發(fā)器部件在標稱PWM周期間隔被觸發(fā)；所述第五D觸發(fā)器部件的輸出為脈寬調制器(PWM)頻率的輸入；其中在計時所述第五D觸發(fā)器部件中使用的PWM周期間隔由所需的脈寬調制器頻率得到。14.根據(jù)權利要求12所述的脈寬調制器，其中所述多個時鐘信號由多相位數(shù)控振蕩器(DCO)獲得，并且其中鎖相環(huán)(PLL)使所述DCO輸出時鐘與已知的參考時鐘同步。15.一種提高脈寬調制器輸出分辨率的方法，所述方法包括以下步驟將標稱占空比與多個最小占空比值進行比較；通過比較結果得到折返值；根據(jù)折返值生成待擾動的占空比位的掩碼；通過插補方法擾動所述待擾動的位；根據(jù)折返值生成單板位的掩碼；通過所述經(jīng)擾動的位和所述單板位，得到增加的分辨率的額外位；將額外位加入到所述標稱占空比中；及根據(jù)所述折返值生成的縮放指令(scalingprescription)縮放結果。16.根據(jù)權利要求15所述的方法，其中插補通過西格瑪-德爾塔調制器實施。全文摘要本發(fā)明公開了一種數(shù)字脈寬調制器方法及系統(tǒng)。在一個實施方案中，本發(fā)明數(shù)字脈寬調制器包括比較器和多個相位并能在不提高時鐘頻率下提高分辨率。在另一個實施方案中，本發(fā)明數(shù)字脈沖調制器(DPWM)包括相等比較器和多個相位并能在不提高時鐘頻率下提高分辨率。本發(fā)明的系統(tǒng)的又一個實施方案包括將占空比指令和預設最小量進行比較的優(yōu)先編碼比較部件(在一個例子中包括多個比較器)，所述實施方案被稱為頻率折返部件。本發(fā)明還公開了其他實施方案和本發(fā)明的方法的實施方案。文檔編號H03K7/08GK102282765SQ200980146647公開日2011年12月14日申請日期2009年11月20日優(yōu)先權日2008年11月21日發(fā)明者P·W·萊瑟姆二世,S·肯利申請人:L&L建筑公司