專利名稱：一種高速流水線型模數(shù)轉(zhuǎn)換器的分時數(shù)字糾錯電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及流水線型模數(shù)轉(zhuǎn)換器(Pipeline ADC)技術(shù)領(lǐng)域，具體為一種高速流水 線型模數(shù)轉(zhuǎn)換器的分時數(shù)字糾錯電路裝置。
背景技術(shù)：
流水線型模數(shù)轉(zhuǎn)換器由于其工藝要求、芯片面積、功耗和速度方面較為適中的要 求和性能，近年來取得了較快的發(fā)展。以深亞微米互補氧化物半導(dǎo)體(CMOS)工藝為基礎(chǔ)， 目前流水線型模數(shù)轉(zhuǎn)換器的精度覆蓋8 14位，速度覆蓋從25MHz到250MHz，以該結(jié)構(gòu)為 基礎(chǔ)的單一轉(zhuǎn)換器芯片或集成SOC芯片在通信、工業(yè)、醫(yī)療成像和國防領(lǐng)域都得到廣泛的 應(yīng)用。經(jīng)典的4級1. 5位+2位流水線型模數(shù)轉(zhuǎn)換器系統(tǒng)如圖1所示(為了簡化繪圖和 說明，這里畫出的為六位精度的模數(shù)轉(zhuǎn)換系統(tǒng)，實際應(yīng)用中會出現(xiàn)8 14位的情況，但基本 原理一致)模擬信號A進入第一級乘法數(shù)模轉(zhuǎn)換電路(MDACl)，經(jīng)過相應(yīng)的處理和轉(zhuǎn)換后 輸出兩位數(shù)字結(jié)果和減量模擬信號B ；在模擬信號A進入第一級乘法數(shù)模轉(zhuǎn)換電路之后半 個時鐘周期，減量模擬信號B作為第二級乘法數(shù)模轉(zhuǎn)換電路(MDAC2)的模擬輸入繼續(xù)進行 處理，并依次類推。按照這樣的過程，就得到了一系列乘法數(shù)模轉(zhuǎn)換電路的輸出——共五組 兩位數(shù)字信號。但由于這五組數(shù)字信號之間各具有半個時鐘周期的延遲，所以這些信號分 別被送到延時對齊電路C和數(shù)字糾錯電路D中進行處理，最后形成6位數(shù)字輸出完成全部 模數(shù)轉(zhuǎn)換工作。傳統(tǒng)的延時對齊電路C和數(shù)字糾錯電路D如圖二所示，延時對齊電路實際上是由 一系列的D觸發(fā)器組成，其功能為將各個乘法數(shù)模轉(zhuǎn)換器的數(shù)字輸出進行延時，從而能夠 得到相同時刻的輸出。而數(shù)字糾錯電路則將各路輸出進行加法運算，去除其中的冗余項，同 時對各級乘法數(shù)模轉(zhuǎn)換器中可能的誤差進行糾錯處理，最后得到需要的六位轉(zhuǎn)換結(jié)果并輸
出ο在以上描述的過程中，形成一個重要的影響流水線型模數(shù)轉(zhuǎn)換器性能的參數(shù)延 時周期(Latency)，即從模擬信號輸入到相應(yīng)的數(shù)字信號輸出之間的延時。在圖一、二所 示的系統(tǒng)中延時周期為3個時鐘周期，其中2. 5個時鐘周期是信號分別傳導(dǎo)到各級乘法數(shù) 模轉(zhuǎn)換器所導(dǎo)致，剩下的0. 5個時鐘周期延遲則是數(shù)字糾錯電路消耗的。在相當(dāng)多的高速 應(yīng)用中，用戶希望這個延時的時間盡量短，從而能夠獲得更快的系統(tǒng)響應(yīng)。從圖2中可見，最長路徑為從F通過四個全加器和一個半加器進位到G，以此類推， 常見的8 14位轉(zhuǎn)換精度將會有更長的邏輯路徑。為了減小延時周期，通常情況下需要數(shù) 字糾錯過程在半個轉(zhuǎn)換周期內(nèi)完成。以250MHz轉(zhuǎn)換周期來說，去除必要的非交錯時鐘空 隙，數(shù)字糾錯必須在小于1. 5納秒內(nèi)完成，以常見的8 14位轉(zhuǎn)換精度轉(zhuǎn)換器來說，傳統(tǒng)方 法將根本無法在這個時間限度內(nèi)完成所有數(shù)字糾錯過程。目前為了解決上述矛盾，一般會采用以下兩種方法為數(shù)字糾錯提供更長的轉(zhuǎn)換時間。由于此方法會增加轉(zhuǎn)換器的延遲周期，在對延遲周期較嚴(yán)格的應(yīng)用中無法采用；采用更快的數(shù)字糾錯電路，現(xiàn)有技術(shù)制成的電路可以有效地縮短邏輯路徑，從而獲得更快地邏輯傳遞時間。但隨著級數(shù)的增加，這種方法將會導(dǎo)致電路復(fù)雜程度呈幾何級 數(shù)增加，對設(shè)計復(fù)雜度和芯片面積都會帶來不利影響。

發(fā)明內(nèi)容
針對上述問題，本發(fā)明提供一種高速流水線型模數(shù)轉(zhuǎn)換器的分時數(shù)字糾錯電路裝 置，其不僅傳輸時延滿足極端轉(zhuǎn)換速率的要求，且能提供簡化的數(shù)字糾錯電路，有效的控制 芯片面積，減小電路設(shè)計復(fù)雜性，提高設(shè)計效率。其技術(shù)方案是這樣的其包括模擬信號輸入至各級乘法數(shù)模轉(zhuǎn)換電路裝置，所述 各級乘法數(shù)模轉(zhuǎn)換電路裝置輸出信號均包括高位、低位，其特征在于其利用時延對齊中延 遲環(huán)節(jié)間隙將本級乘法數(shù)模轉(zhuǎn)換電路輸出的高位和其所有前級乘法數(shù)模轉(zhuǎn)換電路輸出的 所有位分別在其所在級的數(shù)字糾錯電路進行數(shù)字糾錯，然后再進入到下一級的數(shù)字糾錯電 路與將一級乘法數(shù)模轉(zhuǎn)換電路輸出的高位進行數(shù)字糾錯，直至最終輸出完整的數(shù)字信號完 成全部數(shù)模轉(zhuǎn)換。其進一步特征在于一個所述數(shù)字糾錯電路具體包括本級乘法數(shù)模轉(zhuǎn)換器輸出 低位以及前級所有的位、下級乘法數(shù)模轉(zhuǎn)換器輸出的高位，所述前級所有的位均連接其對 應(yīng)的異或門輸入端，除最高位外的前級所有位均連接有其對應(yīng)的開關(guān)的輸入端，所述下級 高位連接本級異或門輸入端，所述本級低位連接所述本級異或門輸入端，所述下級高位、本 級低位分別輸入本級開關(guān)的輸入端，所述本級開關(guān)輸出端連接上一級開關(guān)輸入端和上一級 異或門輸入端，所述上一級開關(guān)輸出端依次連接其前一級的開關(guān)輸入端和前一級異或門輸 入端直至次高位的開關(guān)和異或門，所述次高位的開關(guān)輸出端連接所述最高位的異或門輸入 端，所述所有的異或門均連接其對應(yīng)的D觸發(fā)器輸出位，所述下級乘法數(shù)模轉(zhuǎn)換器輸出的 低位直接連接其對應(yīng)的D觸發(fā)器輸出位；所述開關(guān)為二選一開關(guān)，其一端接地。采用本發(fā)明之后，由于其利用時延對齊中延遲環(huán)節(jié)間隙將本級乘法數(shù)模轉(zhuǎn)換電路 輸出的高位和其所有前級乘法數(shù)模轉(zhuǎn)換電路輸出的所有位分別在其所在級的分時數(shù)字糾 錯電路進行數(shù)字糾錯，然后再進入到下一級分時數(shù)字糾錯電路將下一級乘法數(shù)模轉(zhuǎn)換電路 輸出的高位進行數(shù)字糾錯，直至最終輸出完整的數(shù)字完成全部數(shù)模轉(zhuǎn)換，在高速流水線型 模數(shù)轉(zhuǎn)換器中，其數(shù)字糾錯分級完成，每級的運算量小，完成的時延短，故其不僅傳輸時延 滿足極端轉(zhuǎn)換速率的要求，且能提供簡化的數(shù)字糾錯電路，有效的控制芯片面積，減小電路 設(shè)計復(fù)雜性，提高設(shè)計效率。


圖1為流水線型模數(shù)轉(zhuǎn)換器系統(tǒng)的結(jié)構(gòu)示意及功能框圖；圖2為傳統(tǒng)的時延對齊電路和數(shù)字糾錯電路的結(jié)構(gòu)示意及功能框圖；圖3為本發(fā)明的四位時延對齊分時數(shù)字糾錯電路的結(jié)構(gòu)示意及功能框圖(部 分)；圖4為本發(fā)明六位時延對齊分時數(shù)字糾錯電路的最后級的結(jié)構(gòu)示意及功能框圖。具體實施例方式本發(fā)明包括模擬信號輸入至各級乘法數(shù)模轉(zhuǎn)換電路裝置，各級乘法數(shù)模轉(zhuǎn)換電路 裝置輸出信號均包括高位、低位，其利用時延對齊中延遲環(huán)節(jié)間隙將本級乘法數(shù)模轉(zhuǎn)換電 路輸出的高位和其所有前級乘法數(shù)模轉(zhuǎn)換電路輸出的所有位分別在其所在級的分時數(shù)字 糾錯電路進行數(shù)字糾錯，然后再進入到下一級分時數(shù)字糾錯電路將下一級乘法數(shù)模轉(zhuǎn)換電 路輸出的高位進行數(shù)字糾錯，直至最終輸出完整的數(shù)字信號完成全部數(shù)模轉(zhuǎn)換。
具體實施例一四位精度的模數(shù)轉(zhuǎn)換器的分時數(shù)字糾錯電路見圖3，其包括三級 乘法數(shù)模轉(zhuǎn)換器，第一級乘法數(shù)模轉(zhuǎn)換器輸出的高位和低位分別連接其對應(yīng)的D觸發(fā)器， 第一級高位連接的D觸發(fā)器連接異或門(A)輸入端，第一級低位連接的D觸發(fā)器(S)連接 異或門(B)輸入端，第二級乘法數(shù)模轉(zhuǎn)換器輸出的高位連接異或門(B)輸入端，第一級低位 連接的D觸發(fā)器(S)和第二級乘法數(shù)模轉(zhuǎn)換器輸出的高位分別連接開關(guān)X輸入端后，開關(guān)X 輸出端連接異或門(A)輸入端，開關(guān)X接地，異或門(A)、異或門(B)、開關(guān)X和第一級高位、 第一級低位、第二級高位組成一級分時數(shù)字糾錯電路J ；異或門(A)輸出端通過D觸發(fā)器時延后連接異或門(C)輸入端，異或門(B)輸出 端通過D觸發(fā)器時延后連接異或門(D)輸入端和開關(guān)Y輸入端，第二級的低位通過觸發(fā)器 D時延后連接異或門(F)輸入端，第三級的高位連接異或門(F)輸入端，第二級的低位和第 三級的高位分別連接開關(guān)Z輸入端后，開關(guān)Z輸出端分別連接開關(guān)Y輸入端和異或門(D) 輸入端，開關(guān)Y的輸出端連接異或門(C)輸入端，異或門(C)、異或門(D)、異或門(F)、開關(guān) Y、開關(guān)Z以及相應(yīng)的輸出位組成二級分時數(shù)字糾錯電路H ；異或門(C)、異或門(D)、異或門(F)對應(yīng)連接其輸出端的D觸發(fā)器，第三級的低位 直接通過對應(yīng)的D觸發(fā)器輸出。從而，異或門(C)輸出最高位，異或門(D)輸出次高位，異 或門(F)輸出第三位，第三級的低位直接輸出。具體實施例二 六位精度的模數(shù)轉(zhuǎn)換器的分時數(shù)字糾錯電路的最后級見圖4，其 包括上面四級運算所得到的前五位所對應(yīng)輸出的D觸發(fā)器，除最高位的D觸發(fā)器只連接異 或門的輸入端外，其余四位所對應(yīng)的觸發(fā)器均對應(yīng)連接其對應(yīng)的異或門的輸入端和對應(yīng)的 開關(guān)的輸入端，最后級乘法數(shù)模轉(zhuǎn)換器輸出高位連接第五個觸發(fā)器所對應(yīng)連接的異或門的 輸入端和開關(guān)的輸入端后，其后一級開關(guān)的輸出端分別連接其前一級開關(guān)的輸入端、前一 級異或門的輸入端直至次高位，次高位所對應(yīng)的開關(guān)輸出端連接最高位所對應(yīng)的異或門的 輸入端，以上的異或門的輸出端對應(yīng)連接D觸發(fā)器，作為六位中的前五位，最后級乘法數(shù)模 轉(zhuǎn)換器輸出低位直接連接其對應(yīng)的觸發(fā)器作為六位中的第六位。D觸發(fā)器在電路中完成時鐘的延時功能；異或門完成不包括進位項部分的加法運 算；開關(guān)具體為二選一開關(guān)(為現(xiàn)有成熟技術(shù))，其一端接地，其完成對是否進位的判斷。
權(quán)利要求
一種高速流水線型模數(shù)轉(zhuǎn)換器的分時數(shù)字糾錯電路裝置，其包括模擬信號輸入至各級乘法數(shù)模轉(zhuǎn)換電路裝置，所述各級乘法數(shù)模轉(zhuǎn)換電路裝置輸出信號均包括高位、低位，其特征在于其利用時延對齊中延遲環(huán)節(jié)間隙將本級乘法數(shù)模轉(zhuǎn)換電路輸出的高位和其所有前級乘法數(shù)模轉(zhuǎn)換電路輸出的所有位分別在其所在級的數(shù)字糾錯電路進行數(shù)字糾錯，然后再進入到下一級的數(shù)字糾錯電路與將一級乘法數(shù)模轉(zhuǎn)換電路輸出的高位進行數(shù)字糾錯，直至最終輸出完整的數(shù)字信號完成全部數(shù)模轉(zhuǎn)換。
2.根據(jù)權(quán)利要求1所述一種高速流水線型模數(shù)轉(zhuǎn)換器的分時數(shù)字糾錯電路裝置，其 特征在于一個所述數(shù)字糾錯電路具體包括本級乘法數(shù)模轉(zhuǎn)換器輸出低位以及前級所有的 位、下級乘法數(shù)模轉(zhuǎn)換器輸出的高位，所述前級所有的位均連接其對應(yīng)的異或門輸入端，除 最高位外的前級所有位均連接有其對應(yīng)的開關(guān)的輸入端，所述下級高位連接本級異或門輸 入端，所述本級低位連接所述本級異或門輸入端，所述下級高位、本級低位分別輸入本級開 關(guān)的輸入端，所述本級開關(guān)輸出端連接上一級開關(guān)輸入端和上一級異或門輸入端，所述上 一級開關(guān)輸出端依次連接其前一級的開關(guān)輸入端和前一級異或門輸入端直至次高位的開 關(guān)和異或門，所述次高位的開關(guān)輸出端連接所述最高位的異或門輸入端，所述所有的異或 門均連接其對應(yīng)的D觸發(fā)器輸出位，所述下級乘法數(shù)模轉(zhuǎn)換器輸出的低位直接連接其對應(yīng) 的D觸發(fā)器輸出位。
3.根據(jù)權(quán)利要求2所述一種高速流水線型模數(shù)轉(zhuǎn)換器的分時數(shù)字糾錯電路裝置，其特 征在于所述開關(guān)為二選一開關(guān)，其一端接地。
全文摘要
本發(fā)明提供一種高速流水線型模數(shù)轉(zhuǎn)換器的分時數(shù)字糾錯電路裝置。其不僅傳輸時延滿足極端轉(zhuǎn)換速率的要求，且能提供簡化的數(shù)字糾錯電路，有效的控制芯片面積，減小電路設(shè)計復(fù)雜性，提高設(shè)計效率。其包括模擬信號輸入至各級乘法數(shù)模轉(zhuǎn)換電路裝置，所述各級乘法數(shù)模轉(zhuǎn)換電路裝置輸出信號均包括高位、低位，其特征在于其利用時延對齊中延遲環(huán)節(jié)間隙將本級乘法數(shù)模轉(zhuǎn)換電路輸出的高位和其所有前級乘法數(shù)模轉(zhuǎn)換電路輸出的所有位分別在其所在級的數(shù)字糾錯電路進行數(shù)字糾錯，然后再進入到下一級的數(shù)字糾錯電路與將一級乘法數(shù)模轉(zhuǎn)換電路輸出的高位進行數(shù)字糾錯，直至最終輸出完整的數(shù)字信號完成全部數(shù)模轉(zhuǎn)換。
文檔編號H03M1/14GK101807921SQ200910182449
公開日2010年8月18日 申請日期2009年9月15日 優(yōu)先權(quán)日2009年9月15日
發(fā)明者華玲林 申請人:無錫安芯半導(dǎo)體有限公司