專利名稱：：基于動態(tài)電流鏡的數(shù)字可編程時間延遲裝置的制作方法
技術(shù)領(lǐng)域：
："基于動態(tài)電流鏡的數(shù)字可編程時間延遲裝置(DPDE)"直接應(yīng)用的
技術(shù)領(lǐng)域：
是低功耗超大規(guī)模集成電路設(shè)計。所提出電路是一類可以適用于DCO,DLL,ADPLL,微處理器和內(nèi)存的重要模塊。
背景技術(shù)：
：通信幾年來一直是一個國家比較重視的領(lǐng)域。這是因為，現(xiàn)代通信系統(tǒng)在社會和自然環(huán)境中具有越來越廣泛的應(yīng)用。由于通信系統(tǒng)的廣泛需求，尤其重點應(yīng)用于軍事，國家安全，醫(yī)療和環(huán)境觀察等領(lǐng)域，降低成本成為人們所關(guān)心的重要問題。隨著CMOS工藝的不斷的發(fā)展數(shù)字電路的電壓，成本和功耗也隨著不斷地降低，速度也上升了。一般通信系統(tǒng)里面都需要用時鐘產(chǎn)生電路來控制內(nèi)部的模塊。在這種時鐘產(chǎn)生模塊一般需要用壓控振蕩器(VCO)，延遲鎖相環(huán)(DLL)或微處理器。時間延遲單元是這些模塊的重要部分。因為數(shù)字CMOS所帶來的好處，B卩，低功耗，低成本和高速度，就希望能用數(shù)字CMOS來實現(xiàn)這些以前用模擬方法實現(xiàn)的電路。所以，把模擬DLL改變?yōu)閿?shù)字DLL，把模擬的VCO改變?yōu)閿?shù)控振蕩器(DCO)。如果要實現(xiàn)這種中電路，就需要數(shù)字控制的時間延遲單元。為了達(dá)到低功耗的要求，適用的時間延遲單元應(yīng)該是低功耗，單調(diào)和低復(fù)雜度的?；陔娏麋R的CSI(currentstarvedinverter)數(shù)字控制的實際那延遲單元。(見參考文獻(xiàn)")。這是因為，CSIDPDE的延遲是單調(diào)的而且可以預(yù)測的。傳統(tǒng)CSIDPDE是通過控制輸入反相器里面NMOS的樓及電阻來改變延遲的。這種方法的好處是功耗低但是它也有不足之處。當(dāng)數(shù)字控制信號變化是不能保證延遲的單調(diào)性。(見參考文獻(xiàn)M.Maymandi-NejadandM.Sachdev，"Adigitallyprogrammabledelayelement,Designandanalysis"IEEETrans.OnVeryLargeScaleIntegration(VLSI)Systems,Vol.11，No.5,Oct2003).為了解決以上問題，可以采用基于電流鏡的CSIDPDE。這種DPDE是通過控制電流鏡的電流來改變放電電流獲得延遲的改變。她的好處是單調(diào)性且給出一個控制信號就可以估計所能獲得的延遲。就是說延遲是可以與測得。代表性工作包括，MohammadMaymandi-NejadandManojSachdev提出的一種基于電流鏡的CSIDPDE.(見參考文獻(xiàn)M.Maymandi-NejadandM.Sachdev,"Adigitallyprogrammabledelayelement,Designandanalysis"IEEETrans.OnVeryLargeScaleIntegration(VLSI)Systems,Vol.11，No.5,Oct.2003).雖然MohammadMaymandi-Nejad所提出的DPDE可以得到單調(diào)性，但是具有一個很大的缺點它消耗的靜態(tài)和動態(tài)功耗太大了，沒有辦法跟傳統(tǒng)的CSIDPDE比較。
發(fā)明內(nèi)容本發(fā)明的目的是在現(xiàn)有的基于電流鏡的CSIDPDE電路的基礎(chǔ)上做一定的改進(jìn)，提出一種基于動態(tài)電流鏡的CSIDPDE結(jié)構(gòu)。本發(fā)明的特征在于它含有基于動態(tài)電流鏡的數(shù)字可編程時間延遲裝置，其特征在于；由數(shù)字控制電路和時間延遲電路組成，其中數(shù)字控制電路，含有四個PMOS管第五PMOS管(MP6)，第六PMOS管(MPl)，第七PMOS管(MP2)，第八PMOS管(MP3)，其中所述四個PMOS管(MP0)，(MP1)，(MP2)和(MP3)的四個柵極依次分別輸入數(shù)字信號bo，bi，b2,和b3,四個源極共同接高電平Vdd，而漏極彼此互聯(lián)時間延遲電路，含有第一PMOS管(M2)，第二PMOS管(M7)，第三PMOS管(M4)和一個引入控制電流鏡的第四PMOS管(Mcs)，還含有第一NMOS管(Ml)，第二NMOS管(M5)，第三NMOS管(M6)，用于控制時間延遲的第四NMOS管(Mnl)和第五NMOS管(Mn2)，以及第六NMOS管(M3)，其中所述第八PMOS管(MP3)和第四PMOS管(Mcs)的源極互連，漏極互聯(lián)，所速第一NMOS管(Ml)的柵極，第二NMOS管(M5)的柵極，第一PMOS管(M2)的柵極，第二PMOS管(M7)的柵極，以及第三NMOS管(M6)的柵極互聯(lián)后接輸入信號Din，第一NMOS管(Ml)的源極，第二NMOS管(M5)的源極，第三NMOS管(M6)的源極，以及第六NMOS管(M3)的源極，第三NMOS管(M6)的源極，以及第六NMOS管(M3)的源極都接地，第一NMOS管(Ml)的漏極和第四NMOS管(Mnl)的源極相連，第二NMOS管(M5)的漏極和第五NMOS管(Mn2)的源極相連，第四NMOS管(Mnl)的漏極，第一PMOS管(M2)的漏極，第三PMOS管(M4)的柵極以及第二PMOS管(M7)的源極相連，第二PMOS管(M7)的漏極，第三NMOS管(M6)的漏極和第六NMOS管(M3)的柵極相連，第四NMOS管(Mnl)的柵極，第五NMOS管(Mn2)的柵極和漏極，以及第四PMOS管(Mcs)的漏極互連，第六NMOS管(M3)的漏極，第三PMOS管(M4)的漏極與第四PMOS管(Mcs)的柵極互聯(lián)后組成所述時間延遲電路的輸出端Dout，第一PMOS管(M2)得源極和第三PMOS管(M4)的源極互連后接高電平Vdd.所述基于動態(tài)電流鏡的數(shù)字可編程時間延遲裝置的延遲時間td由下式?jīng)Q定-其中VTp為第三PMOS管(M4)的柵極閾值電壓，I為流過第五NMOS管(Mn2)的漏電流，Cg是第三PMOS管(M4)的柵電容。本發(fā)明的有益效果是與傳統(tǒng)的電流鏡CSIDPDE結(jié)構(gòu)相比較，本發(fā)明提出的基于動態(tài)電流鏡CSIDPDE，在相似的測試條件件下，可以節(jié)省高達(dá)90%的能量；同時其工延遲可預(yù)測性提高了，所提出的電路技術(shù)非常適合作為低功耗DCO電路的重要模塊圖l.數(shù)字控制時間延遲單元框圖。其中bob3為數(shù)字控制輸入碼，Din是要延遲的信號,Dout為輸出。圖2.MohammadMaymandi-Nejad所提出的CSIDPDE。Din，Dout,和boh的意義與圖l類似。圖3.本發(fā)明的電路結(jié)構(gòu)圖。Din,Dout,和bob3的意義與圖l類似。圖4.輸出反相器PMOS和NMOS刪電壓。圖5.本發(fā)明DPDE對不同控制輸入碼的電壓輸出。圖6.本發(fā)明延遲隨控制輸入的變化。圖7.本發(fā)明的一個應(yīng)用具體實施例方式本發(fā)明解決其技術(shù)問題的技術(shù)方案是本發(fā)明提出的基于動態(tài)電流鏡時間延遲單元，如圖3所示。本發(fā)明的DPDE具有采用開關(guān)電流鏡把靜態(tài)電流關(guān)掉，而且分開了兩個輸出管的控制電壓，以避免延遲單元輸出端PMOS和NMOS同時打開的情況下所消耗的短路電流功耗。DPDE的工作原理簡單。當(dāng)Din為低電平時，單元處于復(fù)位狀態(tài)，M2，M3打開Dout為0電平。當(dāng)Din變?yōu)楦唠娖綍r，Ml打開M3，M4的柵極電容開始放電。放電的速度通過Mnl(Mn2)的電流I控制。這個電流為通過Msc的控制電流和?？刂齐娏饔蒑pOMp3提供。本發(fā)明由控制部分，動態(tài)電流鏡(也可以叫開關(guān)電流鏡)和一個輸出反相器組成。動態(tài)電流鏡和輸出反相器中NMOS(M3)和PMOS(M4)的柵極分開控制是本發(fā)明的兩個核心。本發(fā)明的工作原理與傳統(tǒng)圖2的傳統(tǒng)DPDE類似，也包括兩個模式在復(fù)位模式時，Din為低點平，Ml,M5和M6關(guān)斷。此時M2把M4的柵極電壓拉到高電平是它關(guān)斷然后M7打開把M3的柵極拉到高電平使M3打開。因為M4已經(jīng)關(guān)掉了，不會有直通的電流通過。這時輸出Dout為低電平所以Msc也會打開。因為Ml和M5是關(guān)斷的不會有靜態(tài)電流。在比延遲較模式時，Din變?yōu)楦唠娖剑琈2和M6被關(guān)斷而Ml，M5，和M6打開.M6的打開會把M3的柵極電壓拉到低電平讓他關(guān)斷。這時工作原理跟圖2是相似。當(dāng)M4打開時把輸出拉到高電平。這時原來打開的Msc就被關(guān)掉了因為延遲效果己經(jīng)得到了，這樣就達(dá)到減小動態(tài)電流的效果。為了驗證本發(fā)明的性能和所帶來的改進(jìn)的效果，我們用Tspectre仿真工具對電路進(jìn)行仿真。仿真結(jié)果比較參見表l。Table1:比較器性肯:<table>tableseeoriginaldocumentpage6</column></row><table>圖4本發(fā)明輸出反相器中M3和M4的柵極控制電壓。不同于傳統(tǒng)CSIDPDE，M4的控制電壓總落后于M3的柵極電壓。所以任何時刻只有一個MOS打開，使得原來在Din轉(zhuǎn)換時所產(chǎn)生的直通電流被取消。圖5是本發(fā)明的隨輸入控制碼的輸出電壓。圖6表示本發(fā)明在不同的輸入控制碼的延遲。可以看出延遲時完全單調(diào)變化的?？偨Y(jié)-這個延遲單元電路包括控制部分可以提供不同的電流。動態(tài)電流鏡在需要電流的時候打開，不需要的時候關(guān)斷而且?guī)缀跏亲詣拥摹Ｒ粋€輸入反相器和一個輸出反相器。本發(fā)明的低功耗特性使得它非常適合作為DCO電路的重要的模塊，如圖7所示。TDCO是DCO輸出信號，Enable是使能信號用來啟動DCO。、ri)cc>=/ZW(2)W?！乖?2)中N為控制輸入的比特數(shù)。圖7中N分為4比特的"coarsecode"(粗碼)和4比特的"finecode"(微碼)，即N二8。權(quán)利要求1.基于動態(tài)電流鏡的數(shù)字可編程時間延遲裝置，其特征在于由數(shù)字控制電路和時間延遲電路組成，其中數(shù)字控制電路，含有四個PMOS管第五PMOS管(MP6)，第六PMOS管(MP1)，第七PMOS管(MP2)，第八PMOS管(MP3)，其中所述四個PMOS管(MP0)，(MP1)，(MP2)和(MP3)的四個柵極依次分別輸入數(shù)字信號b0，b1，b2，和b3，四個源極共同接高電平VDD，而漏極彼此互聯(lián)時間延遲電路，含有第一PMOS管(M2)，第二PMOS管(M7)，第三PMOS管(M4)和一個引入控制電流鏡的第四PMOS管(Mcs)，還含有第一NMOS管(M1)，第二NMOS管(M5)，第三NMOS管(M6)，用于控制時間延遲的第四NMOS管(Mn1)和第五NMOS管(Mn2)，以及第六NMOS管(M3)，其中所述第八PMOS管(MP3)和第四PMOS管(Mcs)的源極互連，漏極互聯(lián)，所速第一NMOS管(M1)的柵極，第二NMOS管(M5)的柵極，第一PMOS管(M2)的柵極，第二PMOS管(M7)的柵極，以及第三NMOS管(M6)的柵極互聯(lián)后接輸入信號Din，第一NMOS管(M1)的源極，第二NMOS管(M5)的源極，第三NMOS管(M6)的源極，以及第六NMOS管(M3)的源極，第三NMOS管(M6)的源極，以及第六NMOS管(M3)的源極都接地，第一NMOS管(M1)的漏極和第四NMOS管(Mn1)的源極相連，第二NMOS管(M5)的漏極和第五NMOS管(Mn2)的源極相連，第四NMOS管(Mn1)的漏極，第一PMOS管(M2)的漏極，第三PMOS管(M4)的柵極以及第二PMOS管(M7)的源極相連，第二PMOS管(M7)的漏極，第三NMOS管(M6)的漏極和第六NMOS管(M3)的柵極相連，第四NMOS管(Mn1)的柵極，第五NMOS管(Mn2)的柵極和漏極，以及第四PMOS管(Mcs)的漏極互連，第六NMOS管(M3)的漏極，第三PMOS管(M4)的漏極與第四PMOS管(Mcs)的柵極互聯(lián)后組成所述時間延遲電路的輸出端Dout，第一PMOS管(M2)得源極和第三PMOS管(M4)的源極互連后接高電平VDD；所述基于動態(tài)電流鏡的數(shù)字可編程時間延遲裝置的延遲時間td由下式?jīng)Q定td＝Cg.VTP/I其中VTP為第三PMOS管(M4)的柵極閾值電壓，I為流過第五NMOS管(Mn2)的漏電流，Cg是第三PMOS管(M4)的柵電容。全文摘要基于動態(tài)電流鏡的數(shù)字可編程時間延遲裝置屬于數(shù)字時間延遲電路
技術(shù)領(lǐng)域：
，其特征在于；由數(shù)字控制電路和時間延遲電路依次串接構(gòu)成，其中，時間延遲電路采用了動態(tài)電流鏡分別控制輸出反相器兩個MOS管的柵電壓，在保持傳遞函數(shù)的單調(diào)性的同時也降低了功耗。文檔編號H03K5/13GK101488737SQ20091007958公開日2009年7月22日申請日期2009年3月10日優(yōu)先權(quán)日2009年3月10日發(fā)明者克兵格·賽客帝·玻梅,楊華中申請人:清華大學(xué)