專利名稱：輸出級電路以及使用其的運(yùn)算放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種放大器相關(guān)的技術(shù)，且特別是有關(guān)于一種輸出級 電路以及使用其的運(yùn)算放大器。
背景技術(shù)：
在模擬電路中，輸出級電路扮演著將輸出信號在不造成增益下降的情 況下推動負(fù)載的角色。
圖1是參考文獻(xiàn)[l]中所披露的具有AB類輸出級100的互補(bǔ)金屬氧化 物半導(dǎo)體(CMOS)運(yùn)算放大器10的電路圖。請參考圖1,此運(yùn)算放大器 10包括AB類輸出級100、兩電阻RIO、 Rll、兩電容CIO、 Cll、放大電路 A10以及偏壓電路BIO，其中偏壓電路BIO包括位于圖1左邊兩偏壓子電 路B10-1、 B10-2。為了說明圖1的運(yùn)算放大器10的運(yùn)作，在偏壓電路BIO 中標(biāo)立了節(jié)點A、 B、 X與Y。偏壓子電3各B10-1、 B10-2主要是透過其內(nèi) 部的電流源IB1、 IB2控制A、 B節(jié)點的電壓，以達(dá)到控制X、 Y節(jié)點的偏 壓，使得AB類輸出級100的直流偏壓電流Iout會與IB1、 IB2成一預(yù)定比 例關(guān)系。
此運(yùn)算放大器10的AB類輸出級100的偏壓方式在頻率響應(yīng)上有快速 反應(yīng)的優(yōu)勢，但是此架構(gòu)必須4吏用折迭迭接組態(tài)(folded-cascode )的偏壓 電路B10以對AB類輸出級100作偏壓。由上面的敘述，可以明顯看出此 電^各至少有以下兩點缺點
對于輸出級靜態(tài)電流的控制不精準(zhǔn)(channel length modulation)。
由于A、 B節(jié)點都需要至少2Vcs等級的偏壓。故此電路難以操作在低 電壓的情況。以UMC0.35um工藝為例，rTP~0.8V,若考慮slow corner以 及0.1V的overdrive電壓，則此電路難以操作在VDD-VSS<2V的情況。
圖2是披露于參考文獻(xiàn)[l]的用以改良圖1的電路的運(yùn)算放大器的電路 圖。請同時參考圖1與圖2，圖2的偏壓電路B20只迭接了 4個晶體管，圖 1的偏壓電路B10迭接了 5個晶體管。顯然，圖2的運(yùn)算放大器比圖1的運(yùn)算放大器更適合應(yīng)用于操作在低電壓的情況。由于偏壓電路B20中的晶體
管M201與M202構(gòu)成了差動對，因此，只要E節(jié)點給適當(dāng)?shù)闹绷麟妷?，?可以控制X節(jié)點與Y節(jié)點的電壓差。在小信號操作時，X節(jié)點與Y節(jié)點的 電壓會隨著放大電路A20所輸出的信號而同相位變動。此時，A節(jié)點的電 壓會受到X節(jié)點與Y節(jié)點的電壓變動，而跟著變動。這樣會造成X節(jié)點的 電壓與Y節(jié)點的電壓的差值會跟著變動。因此，AB類輸出級O20所輸出 的信號Vout將會失真。 K丄de Langen, J.H. Huijsing, "Compact Low-Voltage Power-efficient Operational Amplifier Cells for VLSI", IEEE Journal of Solid-State Circuits, vol. SC-33, pp. 1482-1496, Oct. 1997.

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的一目的是提供一種輸出級電路，用以減少輸出信 號在處理時的干擾，并減少輸出信號的失真。
本發(fā)明的另一目的就是在提供一種運(yùn)算放大器，可應(yīng)用在低電壓操作。
本發(fā)明提出一種運(yùn)算放大器。其包括一放大電路、 一偏壓電路、 一輸 出級電路以及一差值放大電路。放大電路用以輸出一第一輸出信號。偏壓 電路根據(jù)一控制電壓以及上述第 一輸出信號，輸出第 一輸入電壓以及第二 輸入電壓，其中控制電壓控制第 一輸入電壓以及第二輸入電壓的直流偏壓， 第一輸出信號控制第一輸入電壓以及第二輸入電壓的電壓差。輸出級電路 根據(jù)第 一輸入電壓以及第二輸入電壓以輸出 一輸出信號。差值放大電路耦 接于輸出級電路，用以將輸出級電路所接收的第 一輸入電壓以及第二輸入 電壓的差值與一固定差值作比較，以產(chǎn)生控制電壓，以控制第一輸入電壓 以及第二輸入電壓的直流偏壓部分的差值在一預(yù)定范圍內(nèi)。
本發(fā)明的輸出級電路的偏壓電路的設(shè)計只須采用在第 一 共同電壓與第 二共同電壓之間迭接4個晶體管。上述偏壓電路的設(shè)計使用差動放大器的 原理，利用其中一個差動輸入端輸入一控制電壓，此控制電壓是利用輸出 級的兩個晶體管的柵極電壓的電壓差與固定差值作比較所產(chǎn)生。此控制電 壓不會隨著輸出級的兩個晶體管的柵極電壓的共模電壓(Common Mode Voltage)跟著變動，因此不但上述的電壓差值可以準(zhǔn)確的控制在一預(yù)定范 圍內(nèi)，且可達(dá)到減低輸出信號的失真效果。為使本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉 實施例，并結(jié)合附圖詳細(xì)說明如下。


圖1是上述參考文獻(xiàn)[l]中披露的具有AB類輸出級100的互補(bǔ)金屬氧 化物半導(dǎo)體(CMOS)運(yùn)算放大器IO的電路圖。
圖2是披露于上述參考文獻(xiàn)[l]的用以改良圖1的電路的運(yùn)算放大器的 電路圖。
圖3是根據(jù)本發(fā)明實施例所繪示的運(yùn)算放大器31的電路方塊圖。
圖4是根據(jù)本發(fā)明實施例所繪示的上述運(yùn)算放大器31的較詳細(xì)的電路圖。
圖5是根據(jù)本發(fā)明實施例所繪示的上述差值放大電路DA30的較詳細(xì)的 電路圖。
圖6是根據(jù)本發(fā)明實施例所繪示的上述運(yùn)算放大器31的較詳細(xì)的電路圖。
圖7是根據(jù)本發(fā)明實施例所繪示的上述差值放大電路DA30的較詳細(xì)的 電路圖。
附圖符號說明
AIO、 A20、 301:》文大電^各
BIO、 B20、 BA302:偏壓電路
B10-l、 B10-2:偏壓子電^各
C40、 C41、 CIO、 Cll:電容
DA30:差值放大電路
M01 M25:晶體管
R40、 R41、 RIO、 Rll:電阻
101、 102、 IB1、 IB2、 103、 104:電流源
10、 31:運(yùn)算放大器
100: AB類輸出級
302:輸出級電路
具體實施例方式
圖3是根據(jù)本發(fā)明實施例所繪示的運(yùn)算放大器31的電路方塊圖。請參 考圖3,此運(yùn)算放大器31包括放大電路301以及輸出級電路302,其中此 輸出級電路302包括第一MOl、第二晶體管M02以及偏壓電路BA302,其 中偏壓電路包括第三晶體管M03、第四晶體管M04、第五晶體管M05、第 六晶體管M06、第一電流源IOl、第二電流源102以及差值放大電路DA30。 其耦接如上圖所示。為了方便說明，在圖3上還標(biāo)注了幾個結(jié)點NDA、NDB、 NDO第一與第二共接電壓VDD與VSS。上述共接電壓VDD—般是電源電 壓，共接電壓VSS—般是接地電壓，然而，共接電壓VDD與VSS會依照 不同的應(yīng)用而改變，例如某些應(yīng)用上，VSS會等于-VDD。因此，不應(yīng)以 VDD與VSS電壓作為本發(fā)明的限制條件。
輸出級電路302的第一MOl與第二晶體管M02主要是用來驅(qū)動負(fù)載。 在本實施例中，為了要保持輸出級電路302中，第一 M01與第二晶體管 M02在節(jié)點NDO所輸出的信號與放大電路301所輸出的信號相一致，第一 與第二晶體管M01與M02會符合下述條件
晶體管M01與M02操作在飽和區(qū)。
晶體管MO1與M02的源極與漏極間的直流偏壓電流是可以預(yù)知的。 然而，晶體管M01的柵極偏壓與晶體管M02的柵極偏壓并不相同。因 此，節(jié)點NDA的直流偏壓與節(jié)點NDB的直流偏壓必須有一差值。另外， 當(dāng)節(jié)點NDA與節(jié)點NDB上的共模電壓(小信號)改變時，上述差值的改 變量越小越好。
在此實施例中，第三晶體管M03與第四晶體管M04配置成類似差動放 大器的結(jié)構(gòu)。第五晶體管M05與第六晶體管M06的柵極耦接固定偏壓 Vbn2,故此兩者相當(dāng)于電流源。但是第四晶體管的柵極耦接一固定偏壓 Vbp2,因此只要控制第三晶體管M03的柵極電壓，就可以控制節(jié)點NDA 與節(jié)點NDB的直流偏壓，并且控制上述兩節(jié)點NDA與NDB的直流偏壓差 值。另外，放大電路301所輸出的第一輸出信號Sl是從第二電流源102與 第五、第六晶體管的耦接處輸入，因此，在節(jié)點NDA與節(jié)點NDB的小信 號電壓會同相位變動。
為了降低輸出信號Vout的失真，節(jié)點NDA與節(jié)點NDB的電壓差要固 定。故在此實施例中，差值放大電路DA30耦接節(jié)點NDA與節(jié)點NDB，并接收節(jié)點NDA與NDB的電壓，并將上述兩節(jié)點的差值與一固定差值作比 較，以控制第三晶體管M03的柵極電壓。由于NDA與NDB的節(jié)點電壓是 根據(jù)放大電路301所輸出的第一輸出信號Sl同相變動，理論上，NDA與 NDB的節(jié)點電壓是不會隨著第一輸出信號SI而改變。因此，差值放大電路 DA30是比較NDA與NDB的節(jié)點電壓的差值與上述固定差值，當(dāng)NDA與 NDB的節(jié)點電壓的差值下降到低于上述固定差值時，便提升輸入至第三晶 體管M03的柵極的控制電壓Vc,使NDA與NDB的節(jié)點電壓的差值放大。 當(dāng)節(jié)點電壓的差值上升到高于上述固定差值時，便降低輸入至第三晶體管 M03的柵極的控制電壓Vc使NDA與NDB的節(jié)點電壓的差值減小。
請再次參考圖3,在上述實施例中，第一電流源101以及第二電流源102 分別可以使用簡單的電流鏡電路來實施，因此，在共接電壓VDD與VSS 之間，此運(yùn)算放大器31的晶體管的最大迭接數(shù)目為4。因此，此電路適合 應(yīng)用在低電壓。另夕卜，控制電壓Vc僅受NDA與NDB的節(jié)點電壓的差值來 控制，故無論NDA與NDB的節(jié)點電壓的共模電壓如何變動，也不會影響 到控制電壓Vc。因此，此電路所輸出的輸出信號Vout的失真比起現(xiàn)有技術(shù) 的圖2的電路要來的小。
雖然上述實施例中已經(jīng)對本發(fā)明的運(yùn)算放大器31以及輸出級電路302 描述出了一個可能的型態(tài)，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)知道，偏壓電路BA302 以及放大電路301的設(shè)計方式均不盡相同，因此本發(fā)明的應(yīng)用并不限制于 此種型態(tài)。換言之，只要是偏壓電路的設(shè)計使用差動放大器的原理，利用 其中 一個差動輸入端輸入一控制電壓，此控制電壓是利用輸出級的兩個晶 體管的柵極電壓的電壓差與固定差值作比較所產(chǎn)生，即使電路或訊號處理 方式有些許差異，具有該些差異的運(yùn)算放大器以及輸出級電路的技術(shù)，就 已經(jīng)是符合了本發(fā)明的精神所在。
接下來，再舉一個運(yùn)算放大器31的實施電路以便本領(lǐng)域的技術(shù)人員能 夠了解本發(fā)明的精神。
圖4是根據(jù)本發(fā)明實施例所繪示的上述運(yùn)算放大器31的較詳細(xì)的電路 圖。請參考圖4，在此實施例中，第二電流源102是以柵極接收固定偏壓 Vbnl的第七晶體管M07實施。圖3中的第一電流源101在圖4中是以第十 晶體管M10、第十一晶體管M11與第十二晶體管M12所構(gòu)成的電流鏡實施， 其中第十二晶體管M12與第四晶體管M04的柵極同時接收固定偏壓Vbp2。另夕卜，在偏壓電路BA302中，還包括了第八晶體管M08與第九晶體管M09。 第八晶體管M08的柵極接收固定偏壓Vbnl。第九晶體管M09的柵極接收 固定偏壓Vbn2。放大電路301是以第十三晶體管M13、第十四晶體管M14 以及第十五晶體管M15實施，其中，第十四晶體管M14與第十五晶體管 M15構(gòu)成了差動對，第十三晶體管M13的柵極接收固定偏壓Vbpl，并且 由第十三晶體管M13供應(yīng)第十四晶體管M14與第十五晶體管直流偏壓。另 外，在第一晶體管MOl的柵極與漏極之間以及第二晶體管的柵極與漏極之 間，分別耦接了電阻R40、 R41以及電容C40、 C41,用以作頻率補(bǔ)償，增 加運(yùn)算放大器31的穩(wěn)定度。
由圖4可以看到，晶體管M03 ~ M15構(gòu)成了折迭迭接組態(tài) (Folded-Cascode Configuration )。第十四M14與第十五晶體管M15的柵極 分別接收正輸入信號Vip以及負(fù)輸入信號Vin。第十四M14與第十五晶體 管M15的漏極分別輸出正輸出信號S2以及負(fù)輸出信號Sl。輸出信號Sl以 及S2的小信號則是透過此折迭迭接組態(tài)傳輸?shù)焦?jié)點NDA與NDB。
圖5是根據(jù)本發(fā)明實施例所繪示的上述差值放大電路DA30的較詳細(xì)的 電路圖。請參考圖5,此電路包括第十六M16、第十七M(jìn)17、第十八M18、 第十九M19、第二十M20、第二十一M21、第二十二M22、第二十三M23、 第二十四M24、第二十五晶體管M25。其耦接如圖5所繪示。在此實施例 中，晶體管M18與M19構(gòu)成一差動對，晶體管M20與M21構(gòu)成一另差動 對。晶體管M16、 M17、 M22、 M23用來提供上述兩差動對偏壓。第十八 晶體管M18的柵極耦接節(jié)點NDB。第十九晶體管M19的柵極耦接第二十 四晶體管M24的柵極。第二十一晶體管M21的柵極耦接節(jié)點NDA。第二 十晶體管M20的柵極耦接第二十五晶體管M25的柵極。
由于第二十四M24與第二十五晶體管M25的柵極耦接其漏極，也就是 所謂的二極管連接。因此，只要是適當(dāng)?shù)目刂齐娏髟?03與104流過第二十 四M24與第二十五晶體管M25的電流的大小，便能控制第二十四M24與 第二十五晶體管M25的柵極與漏極電壓。在此，先假設(shè)第二十四晶體管 M24的漏極電壓為第一誤差電壓，并表示為A,第二十五晶體管M25的漏 極電壓為第二誤差電壓，并表示為B， NDA節(jié)點的電壓表示為Y, NDB節(jié) 點的電壓表示為X?？刂齐妷篤c便可以表示如下
Vc=G [(X+A)-(Y+B)]=G [(X-Y)陽(A-B)]其中，G表示放大器的增益。因此，只要適當(dāng)?shù)脑O(shè)計增益G以及誤差 電壓A與B便可以控制控制電壓Vc的大小。而節(jié)點NDA與NDB的節(jié)點 電壓X、 Y的電壓差便得以控制。另外，由于差值放大電路DA30的設(shè)計， 控制電壓Vc的大小只與節(jié)點NDA與NDB的節(jié)點電壓X、 Y的差值相關(guān)， 與兩者X、 Y的共模電壓無關(guān)，因此，輸出電壓Vout比起現(xiàn)有技術(shù)的圖2 的電路不容易失真。
上面雖然舉了一個詳細(xì)實施例，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)知道，上述
圖4的實施例若修改為如圖6,同樣是符合本發(fā)明的精神的一種應(yīng)用。同樣 的，上述圖5的實施例若修改為如圖7,同樣是符合本發(fā)明的精神的一種應(yīng) 用。故本發(fā)明并不以上述圖4~圖7的實施態(tài)樣為限。
綜上所述，本發(fā)明的輸出級電路的偏壓電路的設(shè)計只須采用在第一共 同電壓VDD與第二共同電壓VSS之間迭接4個晶體管。上述偏壓電路的設(shè) 計使用差動放大器的原理，利用其中一個差動輸入端輸入一控制電壓Vc， 此控制電壓Vc是利用輸出級的兩個晶體管M01以及M02的柵極電壓的電 壓差與固定差值作比較所產(chǎn)生。此控制電壓Vc不會隨著輸出級的兩個晶體 管M01以及M02的柵極電壓的共4莫電壓(Common Mode Voltage )跟著變 動，因此不但上述的電壓差值可以準(zhǔn)確的控制在一預(yù)定范圍內(nèi)，且可達(dá)到 減低輸出信號的失真效果。
在上述實施例的詳細(xì)說明中所提出的具體實施例僅用以方便說明本發(fā) 明的技術(shù)內(nèi)容，而非將本發(fā)明狹義地限制于上述實施例，在不超出本發(fā)明 的精神及權(quán)利要求范圍的前提下所做的種種變化實施，皆屬于本發(fā)明的范 圍。因此本發(fā)明的保護(hù)范圍以本發(fā)明的權(quán)利要求為準(zhǔn)。
權(quán)利要求
1. 一種運(yùn)算放大器，包括一放大電路，輸出一第一輸出信號；一偏壓電路，根據(jù)一控制電壓以及該第一輸出信號，輸出一第一輸入電壓以及一第二輸入電壓，其中該控制電壓控制該第一輸入電壓以及該第二輸入電壓的直流偏壓部分，該第一輸出信號控制該第一輸入電壓以及該第二輸入電壓的電壓差；一輸出級電路，根據(jù)該第一輸入電壓以及該第二輸入電壓以輸出一輸出信號；以及一差值放大電路，耦接于該輸出級電路，用以將該輸出級電路的該第一輸入電壓以及該第二輸入電壓的差值與一固定差值作比較，以產(chǎn)生該控制電壓，以控制該第一輸入電壓以及該第二輸入電壓的直流偏壓部分的差值在一預(yù)定范圍內(nèi)。
2. 如權(quán)利要求1所述的運(yùn)算放大器，其中該輸出級電路，包括 一第一節(jié)點，接收該第一輸入電壓；一第二節(jié)點，接收該第二輸入電壓；一第一晶體管，其第一源漏極耦接一第一共接電壓，其柵極耦接該第 一節(jié)點；以及一第二晶體管，其第一源漏極耦接該第一晶體管的第二源漏極，其第 二源漏極耦接一第二共接電壓，其柵極耦接該第二節(jié)點。
3. 如權(quán)利要求2所述的運(yùn)算放大器，還包括一第一頻率補(bǔ)償電路，其第一端耦接該第一晶體管的第二源漏極，其第二端耦接該第一節(jié)點，用以作頻率補(bǔ)償；以及一第二頻率補(bǔ)償電路，其第一端耦接該第二晶體管的第一源漏極，其 第二端耦接該第二節(jié)點，用以作頻率補(bǔ)償。
4. 如權(quán)利要求3所述的運(yùn)算放大器，其中該第一頻率補(bǔ)償電路包括 一電阻，其第一端耦接該第一節(jié)點；一電容，其第一端耦接該電阻的第二端，其第二端耦接該第一晶體管 的第二源漏極。
5. 如權(quán)利要求3所述的運(yùn)算放大器，其中該第二頻率補(bǔ)償電路包括一電阻，其第一端耦接該第一節(jié)點；一電容，其第一端耦接該電阻的第二端，其第二端耦接該第二晶體管 的第一源漏極。
6. 如權(quán)利要求2所述的運(yùn)算放大器，其中該第一共接電壓為一電源電 壓，該第二共接電壓為一接地電壓。
7. 如權(quán)利要求1所述的運(yùn)算放大器，其中偏壓電路，包括有 一第一電流源，其第一端耦接該第一共接電壓；一第三晶體管，其第一源漏極耦接該第一電流源的第二端，其第二源 漏極輸出該第一輸入電壓，其柵極接收該控制電壓；一第四晶體管，其第一源漏極耦接該第一電流源的第二端，其第二源漏極輸出該第二輸入電壓，其柵極4姿收一第一固定偏壓；一第五晶體管，其第一源漏極耦接該第三晶體管的第二源漏極，其柵 極接收一 第二固定偏壓；一第六晶體管，其第一源漏極耦接該第四晶體管的第二源漏極，其柵極接收該第二固定偏壓；以及一第二電流源，其第 一 端耦接該第五與該第六晶體管的第二源漏極， 并接收該放大電路所輸出的該第 一輸出信號，其第二端耦接該第二共接電 壓。
8. 如權(quán)利要求7所述的運(yùn)算放大器，其中該第二電流源包括 一第七晶體管，其柵極接收一第三固定偏壓，其第一源漏極為該第二電流源的第 一端，其第二源漏極為該第二電流源的第二端。
9. 如權(quán)利要求8所述的運(yùn)算放大器，還包括一第八晶體管，其第 一源漏極接收該放大電路所輸出的 一第二輸出信 號，其第二源漏極耦接該第二共接電壓，其柵極耦接該第七晶體管的柵極； 以及一第九晶體管，其柵極耦接該第五與該第六晶體管的柵極，其第二源 漏極耦接該第八晶體管的第 一 源漏才及。
10. 如權(quán)利要求3所述的運(yùn)算放大器，其中該第一電流源包括 一第十晶體管，其第一源漏極為該第一電流源的第一端，其第二源漏極為該第 一 電流源的第二端；一第十一晶體管，其柵極耦接該第十晶體管的柵極，其第一源漏極耦接該第一共接電壓；以及一第十二晶體管，其柵極耦接該第四晶體管的柵極，其第一源漏極耦接該第十一晶體管的第二源漏極，其第二源漏極耦接該第十一晶體管的柵 極。
11. 如權(quán)利要求1所述的運(yùn)算放大器，其中該放大電路包括 一第十三晶體管，其第一源漏極耦接該第一共接電壓，其柵極接收一第四固定偏壓；一第十四晶體管，其第一源漏極耦接該第十三晶體管的第二源漏極， 其柵極接收一第一輸入信號，其第二源漏極輸出該第一輸出信號；以及一第十五晶體管，其第 一源漏極耦接該第十三晶體管的第二源漏極， 其柵極接收一第二輸入信號，其第二源漏極輸出 一第二輸出信號。
12. 如權(quán)利要求1所述的運(yùn)算放大器，其中該差值放大電路包括 一第十六晶體管，其第一源漏極耦接該第一共接電壓，其柵極耦接其第二源漏極；一第十七晶體管，其第一源漏極耦接該第一共接電壓，其柵極耦接該 第十六晶體管的柵極；一第十八晶體管，其第 一 源漏極耦接該第十六晶體管的第二源漏極， 其柵極耦接該第二節(jié)點；一第十九晶體管，其第一源漏極耦接該第十七晶體管的第二源漏極并 輸出該控制電壓，其柵極接收一第一誤差電壓；一第二十晶體管，其第 一源漏極耦接該第十六晶體管的第二源漏極， 其柵極接收一第二誤差電壓；一第二十一晶體管，其第一源漏極耦接該第十七晶體管的第二源漏極 并輸出該控制電壓，其柵極耦接該第一節(jié)點；一第二十二晶體管，其柵極接收該第一固定偏壓，其第一源漏極耦接 該第十八與該第十九晶體管的第二源漏極，其第二源漏極耦接該第二共接 電壓；以及一第二十三晶體管，其柵極接收該第一固定偏壓，其第一源漏極耦接 該第二十與該第二十一晶體管的第二源漏極，其第二源漏極耦接該第二共接電壓。
13. 如權(quán)利要求12所述的運(yùn)算放大器，其中該差值放大電路還包括一第三電流源，其第一端耦接該第一共接電壓；一第二十四晶體管，其第 一 源漏極耦接其柵極以及該第三電流源的第二端，并產(chǎn)生該第一誤差電壓，其第二源漏極耦接該第二共接電壓；一第二十五晶體管，其第一源漏極耦接該第一共接電壓，其第二源漏極耦接其柵極并產(chǎn)生該第二誤差電壓；以及一第四電流源，其第一端耦接該第二十五晶體管的第二源漏極，其第 二端耦接該第二共接電壓。
全文摘要
本發(fā)明是涉及輸出級電路以及使用其的運(yùn)算放大器。此輸出級電路的偏壓電路的設(shè)計只須采用在第一共同電壓與第二共同電壓之間迭接4個晶體管。上述偏壓電路的設(shè)計使用差動放大器的原理，利用其中一個差動輸入端輸入一控制電壓，此控制電壓是利用輸出級的兩個晶體管的柵極電壓的電壓差與固定差值作比較所產(chǎn)生。此控制電壓不會隨著輸出級的兩個晶體管的柵極電壓的共模電壓跟著變動，因此上述的電壓差值可以準(zhǔn)確的控制在一預(yù)定范圍內(nèi)，且可達(dá)到減低輸出信號的失真效果。
文檔編號H03F3/45GK101471634SQ20071030521
公開日2009年7月1日 申請日期2007年12月29日 優(yōu)先權(quán)日2007年12月29日
發(fā)明者劉長舜 申請人:瑞昱半導(dǎo)體股份有限公司