專利名稱：延遲同步電路及半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及延遲同步電路及使用該延遲同步電路的半導(dǎo)體集成電路器件，尤其涉及避免延遲同步電路的誤動(dòng)作的技術(shù)。
背景技術(shù)：
作為本發(fā)明人所研究的技術(shù)，例如在延遲同步電路中，可考慮以下的技術(shù)。
一般在半導(dǎo)體集成電路器件中，為了使作為基準(zhǔn)信號(hào)的振蕩器的輸出信號(hào)和處理數(shù)據(jù)的邏輯電路的動(dòng)作時(shí)鐘同步，安裝有延遲同步電路(DLL)。另外，近年來(lái)，隨著半導(dǎo)體集成電路器件的高速化，在上述延遲同步電路(DLL)中使用非專利文獻(xiàn)1所記載的能夠輸出輸入信號(hào)頻率的倍增時(shí)鐘的邊沿合成器型(edge combiner)DLL，以使邏輯電路的動(dòng)作時(shí)鐘高速化。
眾所周知，為了使該DLL完成所希望的動(dòng)作而在DLL環(huán)路內(nèi)采取措施。例如，專利文獻(xiàn)1～4中公開(kāi)了避免DLL誤動(dòng)作的技術(shù)。
在專利文獻(xiàn)1中公開(kāi)了這樣的技術(shù)在基準(zhǔn)時(shí)鐘與相位比較器的輸入之間設(shè)置控制電路，由該控制電路對(duì)基準(zhǔn)時(shí)鐘的1時(shí)鐘的量作時(shí)間標(biāo)志(例如參照專利文獻(xiàn)1的圖3等)。
在專利文獻(xiàn)2中公開(kāi)了這樣的技術(shù)在基準(zhǔn)時(shí)鐘與相位比較器的輸入之間設(shè)置比較器啟動(dòng)信號(hào)發(fā)生器，由該比較器啟動(dòng)信號(hào)發(fā)生器控制基準(zhǔn)時(shí)鐘的輸入(例如參照專利文獻(xiàn)2的圖3等)。
在專利文獻(xiàn)3中公開(kāi)了這樣的技術(shù)在反饋信號(hào)與相位比較器的輸入之間設(shè)置虛設(shè)的緩沖存儲(chǔ)器，來(lái)調(diào)整與基準(zhǔn)時(shí)鐘輸入的延遲時(shí)間的差(例如參照專利文獻(xiàn)3的圖63等)。
專利文獻(xiàn)1日本特開(kāi)2005-311543號(hào)公報(bào)專利文獻(xiàn)2日本特開(kāi)2005-251370號(hào)公報(bào)專利文獻(xiàn)3日本特開(kāi)2001-056723號(hào)公報(bào)專利文獻(xiàn)4日本特開(kāi)2002-64371號(hào)公報(bào)非專利文獻(xiàn)1George Chien及其他，“A 900-MHz LocalOscillator using a DLL-based Frequency Multiplier Technique for PCSApplication”，國(guó)際固態(tài)電子電路會(huì)議(ISSCC)，2000年，p.105發(fā)明內(nèi)容然而，關(guān)于上述延遲同步電路的技術(shù)，本發(fā)明人所研究的結(jié)果明確如下。
圖20和圖21表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的結(jié)構(gòu)例。在圖20和圖21所示的延遲同步環(huán)路1中，輸出信號(hào)(Fo)必須是基準(zhǔn)信號(hào)(Fr)的1周期的延遲量。為此，必須使相位頻率比較器(PFD)11中的基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)的相位比較的對(duì)應(yīng)關(guān)系錯(cuò)開(kāi)1周期的量。
圖22表示延遲同步環(huán)路1的時(shí)序圖。在延遲同步環(huán)路1中，基準(zhǔn)信號(hào)(Fr)的第2時(shí)鐘的上升沿(b)和輸出信號(hào)(Fo)的第1時(shí)鐘的上升沿(c)必須為相位比較的對(duì)應(yīng)關(guān)系。但是，若基準(zhǔn)信號(hào)(Fr)的第1時(shí)鐘的上升沿(a)和輸出信號(hào)(Fo)的第1時(shí)鐘的上升沿(c)為相位比較的對(duì)應(yīng)關(guān)系時(shí)，本來(lái)必須是Dn信號(hào)的脈沖寬度大于Up信號(hào)的脈沖寬度，卻由于輸出信號(hào)(Fo)提前而導(dǎo)致Up信號(hào)的脈沖寬度變大，由此引起了誤動(dòng)作。
為了避免該誤動(dòng)作，采取圖20(第1結(jié)構(gòu)例)及圖21(第2結(jié)構(gòu)例)所示的對(duì)策。
圖20所示的第1結(jié)構(gòu)例的延遲同步環(huán)路1，由相位頻率比較器(PFD)11、供給泵(CP)12、環(huán)路濾波器(LF)13、電壓控制延遲線(VCDL)14、以及控制電路(CNT)2構(gòu)成。
通過(guò)夾設(shè)在基準(zhǔn)信號(hào)(Fr)與相位頻率比較器11之間的控制電路2，對(duì)輸入信號(hào)(Fr)的第1時(shí)鐘的脈沖作時(shí)間標(biāo)志而生成校正后的基準(zhǔn)信號(hào)(Fr′)，對(duì)校正后的基準(zhǔn)信號(hào)(Fr′)與輸出信號(hào)(Fo)進(jìn)行相位比較，由此避免延遲同步環(huán)路的誤動(dòng)作。
在圖23表示圖20所示的第1結(jié)構(gòu)例的動(dòng)作例。由控制電路2將輸入信號(hào)(Fr)轉(zhuǎn)換成校正后的基準(zhǔn)信號(hào)(Fr′)。通過(guò)相位頻率比較器11比較校正后的基準(zhǔn)信號(hào)(Fr′)和輸出信號(hào)(Fo)，使基準(zhǔn)信號(hào)(Fr)的第2時(shí)鐘的上升沿(b)與輸出信號(hào)(Fo)的第1時(shí)鐘的上升沿(c)成為相位比較的對(duì)應(yīng)關(guān)系。
然而，在基準(zhǔn)信號(hào)(Fr)和校正后的基準(zhǔn)信號(hào)(Fr′)之間加上了在控制電路2產(chǎn)生的延遲。該控制電路2的延遲對(duì)延遲同步環(huán)路來(lái)說(shuō)成為穩(wěn)態(tài)相位誤差，有不能生成所希望的頻率等的不能進(jìn)行正確的時(shí)鐘動(dòng)作的問(wèn)題。
圖21所示的第2結(jié)構(gòu)例的延遲同步環(huán)路1，由相位頻率比較器(PFD)11、供給泵(CP)12、環(huán)路濾波器(LF)13、電壓控制延遲線(VCDL)14、控制電路(CNT)2、以及控制電路(CNT)3構(gòu)成。并且，在基準(zhǔn)信號(hào)(Fr)與相位頻率比較器11之間夾設(shè)控制電路(CNT)2，在輸出信號(hào)(Fo)與相位頻率比較器11之間夾設(shè)控制電路(CNT)3。
圖24表示圖21所示的第2結(jié)構(gòu)例的動(dòng)作例。在第2結(jié)構(gòu)例中，為了避免在第1結(jié)構(gòu)例中成為問(wèn)題的由基準(zhǔn)信號(hào)(Fr)和校正后的基準(zhǔn)信號(hào)(Fr′)之間的延遲而引起的穩(wěn)態(tài)相位誤差，增加了控制電路(CNT)3。并且，采取了如下對(duì)策使在輸出信號(hào)(Fo)和校正后的輸出信號(hào)(Fo′)之間產(chǎn)生與控制電路基準(zhǔn)信號(hào)(Fr)和校正后的基準(zhǔn)信號(hào)(Fr′)之間的延遲相等時(shí)間的延遲。
但是，在控制電路(CNT)2中，在基準(zhǔn)信號(hào)(Fr)和校正后的基準(zhǔn)信號(hào)(Fr′)之間對(duì)基準(zhǔn)信號(hào)(Fr)的最初的1時(shí)鐘作時(shí)間標(biāo)志，從第2時(shí)鐘起進(jìn)行動(dòng)作，輸出基準(zhǔn)信號(hào)(Fr)。另一方面，控制電路(CNT)3進(jìn)行動(dòng)作，將延遲了某固定時(shí)間的輸出信號(hào)(Fo)的信號(hào)作為校正后的輸出信號(hào)(Fo′)進(jìn)行輸出。
因此，控制電路(CNT)2和控制電路(CNT)3進(jìn)行不同的動(dòng)作，所以電路結(jié)構(gòu)不同。其結(jié)果，控制電路(CNT)2和控制電路(CNT)3的延遲時(shí)間不完全一致，控制電路(CNT)2和控制電路(CNT)3的延遲時(shí)間的差看作為延遲同步環(huán)路1的穩(wěn)態(tài)相位誤差。
因此，本發(fā)明的目的在于提供一種能夠在延遲同步電路中，不發(fā)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的誤動(dòng)作的技術(shù)。
本發(fā)明的上述的及其他的目的和新特征，將根據(jù)本說(shuō)明書(shū)的記述及附圖而得以明確。
如下簡(jiǎn)單地說(shuō)明本申請(qǐng)所公開(kāi)的發(fā)明之中代表性方案的概要。
即，本發(fā)明的延遲同步電路及半導(dǎo)體集成電路器件，除包括延遲同步環(huán)路之外，還包括控制電路，在延遲同步環(huán)路的相位比較中，從上述控制電路對(duì)上述延遲同步環(huán)路輸出控制信號(hào)，以使基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)的相位比較的對(duì)應(yīng)關(guān)系錯(cuò)開(kāi)設(shè)定周期的量。
具體而言，本發(fā)明的延遲同步環(huán)路，包括相位比較器和延遲線，該延遲線根據(jù)上述相位比較器的輸出而改變施加在基準(zhǔn)信號(hào)上的延遲時(shí)間，將延遲后的基準(zhǔn)信號(hào)作為輸出信號(hào)輸出，并且將上述輸出信號(hào)作為反饋信號(hào)而施加到上述相位比較器，對(duì)上述相位比較器輸入上述基準(zhǔn)信號(hào)、來(lái)自上述延遲線的上述反饋信號(hào)、控制上述相位比較器進(jìn)行的上述基準(zhǔn)信號(hào)和上述反饋信號(hào)的相位比較動(dòng)作的開(kāi)始時(shí)刻的控制信號(hào)，輸入到上述延遲線的上述基準(zhǔn)信號(hào)的時(shí)序與輸入到上述相位比較器的上述基準(zhǔn)信號(hào)的時(shí)序大致相同。
根據(jù)本發(fā)明，能夠避免延遲同步環(huán)路的誤動(dòng)作。


圖1是表示本發(fā)明實(shí)施方式1的延遲同步電路的結(jié)構(gòu)例的框圖。
圖2是表示在圖1的延遲同步電路中使用的控制電路的第1結(jié)構(gòu)例的框圖。
圖3是表示使用了圖2的控制電路的第1結(jié)構(gòu)例的延遲同步電路的動(dòng)作的時(shí)序圖。
圖4是表示在圖1的延遲同步電路中使用的控制電路的第2結(jié)構(gòu)例的框圖。
圖5是表示使用了圖4的控制電路的第2結(jié)構(gòu)例的延遲同步電路的動(dòng)作的時(shí)序圖。
圖6是表示在圖4的控制電路的第2結(jié)構(gòu)例中使用的脈沖發(fā)生器的結(jié)構(gòu)例的框圖。
圖7是表示本發(fā)明實(shí)施方式2的延遲同步電路的結(jié)構(gòu)例的框圖。
圖8是表示本發(fā)明實(shí)施方式3的延遲同步電路的結(jié)構(gòu)例的框圖。
圖9是表示在圖7、圖8的延遲同步電路中使用的控制電路的結(jié)構(gòu)例的框圖。
圖10是表示使用了圖9的控制電路的延遲同步電路的動(dòng)作的時(shí)序圖。
圖11是表示本發(fā)明實(shí)施方式4的延遲同步電路的結(jié)構(gòu)例的框圖。
圖12是表示在圖11的延遲同步電路中使用的控制電路的結(jié)構(gòu)例的框圖。
圖13是表示使用了圖12的控制電路的延遲同步電路的動(dòng)作的時(shí)序圖。
圖14是表示在圖12的延遲同步電路中使用的控制電路的結(jié)構(gòu)例的框圖。
圖15是表示在圖1、圖7、圖11記載的延遲同步電路中使用的延遲同步環(huán)路的第1結(jié)構(gòu)例的框圖。
圖16是表示在圖1、圖7、圖11記載的延遲同步電路中使用的延遲同步環(huán)路的第2結(jié)構(gòu)例的框圖。
圖17是表示在圖1、圖7、圖11記載的延遲同步電路中使用的延遲同步環(huán)路的第3結(jié)構(gòu)例的框圖。
圖18是表示在圖15、圖16、圖17記載的延遲同步環(huán)路中使用的相位頻率比較器的第1結(jié)構(gòu)例的框圖。
圖19是表示在圖15、圖16、圖17記載的延遲同步環(huán)路中使用的相位頻率比較器的第2結(jié)構(gòu)例的框圖。
圖20是表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的第1結(jié)構(gòu)例的框圖。
圖21是表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的第2結(jié)構(gòu)例的框圖。
圖22是用于說(shuō)明延遲同步環(huán)路的諧波時(shí)鐘(harmony clock)的時(shí)序圖。
圖23是表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的第1結(jié)構(gòu)例的動(dòng)作的時(shí)序圖。
圖24是表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的第2結(jié)構(gòu)例的動(dòng)作的時(shí)序圖。
圖25是表示本發(fā)明實(shí)施方式5的半導(dǎo)體集成電路器件的結(jié)構(gòu)的框圖。
圖26是表示作為圖25記載的半導(dǎo)體集成電路器件的應(yīng)用例的USB無(wú)線電收發(fā)機(jī)的結(jié)構(gòu)例的框圖。
圖27是表示作為圖25記載的半導(dǎo)體集成電路器件的應(yīng)用例的DVD驅(qū)動(dòng)器用LSI的結(jié)構(gòu)例的框圖。
圖28是表示圖6的脈沖發(fā)生器的動(dòng)作的時(shí)序圖。
具體實(shí)施例方式
以下，根據(jù)附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。在用于說(shuō)明實(shí)施方式的所有附圖中，原則上對(duì)相同部件標(biāo)注相同的附圖標(biāo)記，省略其反復(fù)說(shuō)明。
(實(shí)施方式1)圖1表示本發(fā)明實(shí)施方式1的延遲同步電路的結(jié)構(gòu)。
實(shí)施方式1的延遲同步電路，至少具有相位比較器11和延遲線14，該延遲線14根據(jù)相位比較器11的輸出而改變施加到基準(zhǔn)信號(hào)上的延遲時(shí)間，將延遲后的基準(zhǔn)信號(hào)作為輸出信號(hào)輸出，并且將該輸出信號(hào)作為反饋信號(hào)施加到相位比較器11。相位比較器11中輸入基準(zhǔn)信號(hào)(Fr)、來(lái)自延遲線14的反饋信號(hào)、控制相位比較器11進(jìn)行基準(zhǔn)信號(hào)(Fr)和反饋信號(hào)的相位比較動(dòng)作的開(kāi)始時(shí)刻的控制信號(hào)(S)。另外，輸入到延遲線14的基準(zhǔn)信號(hào)(Fr)的時(shí)序和輸入到相位比較器11的基準(zhǔn)信號(hào)(Fr)的時(shí)序大致相同。
更優(yōu)選的是，延遲同步電路例如由具有相位比較器11和延遲線14的延遲同步環(huán)路(DL)1和控制電路(CNT)2等構(gòu)成。
延遲同步環(huán)路(DL)1輸入基準(zhǔn)信號(hào)(Fr)和控制信號(hào)(S)，輸出輸出信號(hào)(Fo)。控制電路(CNT)2輸入基準(zhǔn)信號(hào)(Fr)，輸出控制信號(hào)(S)。
圖15表示圖1所示的延遲同步環(huán)路(DL)1的結(jié)構(gòu)例。
該延遲同步環(huán)路(DL)1由相位頻率比較器(PFD)11、供給泵(CP)12、環(huán)路濾波器(LF)13、以及電壓控制延遲線(VCDL)14等構(gòu)成。
相位頻率比較器11輸入基準(zhǔn)信號(hào)(Fr)、輸出信號(hào)(Fo)、以及控制信號(hào)(S)，由控制信號(hào)(S)控制動(dòng)作，比較基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)的相位和頻率，將該比較信號(hào)輸出到供給泵12。供給泵12將與比較信號(hào)對(duì)應(yīng)的脈沖信號(hào)輸出到環(huán)路濾波器13。環(huán)路濾波器13將脈沖信號(hào)轉(zhuǎn)換為模擬信號(hào)，輸出到電壓控制延遲線14。電壓控制延遲線14輸入來(lái)自環(huán)路濾波器13的模擬信號(hào)和基準(zhǔn)信號(hào)(Fr)，輸出使基準(zhǔn)信號(hào)延遲了由模擬信號(hào)控制的延遲時(shí)間的信號(hào)作為輸出信號(hào)(Fo)。
延遲同步環(huán)路1將比基準(zhǔn)信號(hào)(Fr)延遲了1時(shí)鐘的信號(hào)作為輸出信號(hào)(Fo)輸出。為此，在時(shí)鐘初始的狀態(tài)下，相位頻率比較器11必須對(duì)基準(zhǔn)信號(hào)(Fr)的第2時(shí)鐘和輸出信號(hào)(Fo)的第1時(shí)鐘的相位進(jìn)行比較。為了實(shí)現(xiàn)該動(dòng)作，在本實(shí)施方式1中，控制信號(hào)(S)輸入到相位頻率比較器11。
另外，后述的圖17所示的邊沿合成延遲同步環(huán)路也是可適用于本實(shí)施方式1的延遲同步環(huán)路。關(guān)于邊沿合成延遲同步環(huán)路的動(dòng)作的詳細(xì)情況，在后述的實(shí)施方式3中說(shuō)明。
圖18表示圖15所示的相位頻率比較器11的第1結(jié)構(gòu)例。關(guān)于相位頻率比較器的相位比較動(dòng)作，請(qǐng)參照上述專利文獻(xiàn)4(日本特開(kāi)2002-64371號(hào)公報(bào))。圖18所示的相位頻率比較器11能夠用控制信號(hào)(S)關(guān)斷基準(zhǔn)信號(hào)(Fr)。
圖3表示圖15的延遲同步環(huán)路1和圖18的相位頻率比較器11的動(dòng)作時(shí)序圖。
假設(shè)基準(zhǔn)信號(hào)(Fr)為圖3所示的波形。此時(shí)，輸出信號(hào)(Fo)為圖3所示的波形。此時(shí)，相位頻率比較器11必須對(duì)基準(zhǔn)信號(hào)的第2時(shí)鐘的上升沿和輸出信號(hào)的第1時(shí)鐘的上升沿進(jìn)行相位比較。為此，在相位頻率比較器11，根據(jù)控制信號(hào)(S)對(duì)基準(zhǔn)信號(hào)(Fr)的第1時(shí)鐘的上升沿作時(shí)間標(biāo)志而生成校正后的基準(zhǔn)信號(hào)(Fr′)，根據(jù)校正后的基準(zhǔn)信號(hào)(Fr′)和輸出信號(hào)(Fo)進(jìn)行相位比較，由此實(shí)現(xiàn)對(duì)基準(zhǔn)信號(hào)的第2時(shí)鐘的上升沿和輸出信號(hào)的第1時(shí)鐘的上升沿進(jìn)行相位比較的動(dòng)作。在圖18中，通過(guò)對(duì)NAND門(mén)111輸入基準(zhǔn)信號(hào)(Fr)和控制信號(hào)(S)，實(shí)現(xiàn)上述動(dòng)作。在圖18，控制信號(hào)(S)為低電平時(shí)，校正后的輸出信號(hào)(Fr′)與基準(zhǔn)信號(hào)(Fr)的狀態(tài)無(wú)關(guān)地輸出低電平，該校正后的輸出信號(hào)(Fr′)為NAND門(mén)111輸出信號(hào)的反轉(zhuǎn)信號(hào)。另一方面，控制信號(hào)(S)為高電平時(shí)，校正后的輸出信號(hào)(Fr′)輸出與基準(zhǔn)信號(hào)(Fr)同相的信號(hào)，校正后的輸出信號(hào)(Fr′)為NAND門(mén)111輸出信號(hào)的反轉(zhuǎn)信號(hào)。在圖18中為了反轉(zhuǎn)NAND門(mén)111的輸出信號(hào)而插入有反相器11d，但反相器11d未必是必須的。由于校正后的基準(zhǔn)信號(hào)(Fr′)是加上了NAND門(mén)111和反相器11d的延遲，所以需要在輸出信號(hào)(Fo)也加上相同的延遲來(lái)避免穩(wěn)態(tài)相位誤差。為此，存在NAND門(mén)112和反相器11e。
接著，根據(jù)圖2說(shuō)明生成控制信號(hào)(S)的控制電路2。圖2表示圖1所示的控制電路(CNT)2的第1結(jié)構(gòu)例。
該控制電路(CNT)2具有計(jì)數(shù)器(COUNT)23，輸入基準(zhǔn)信號(hào)(Fr)，按預(yù)先設(shè)定的計(jì)數(shù)值對(duì)基準(zhǔn)信號(hào)(Fr)進(jìn)行計(jì)數(shù)，在達(dá)到預(yù)定的計(jì)數(shù)值之前，控制信號(hào)(S)輸出低電平，當(dāng)達(dá)到了預(yù)定的計(jì)數(shù)值時(shí)，控制信號(hào)(S)輸出高電平。圖3所示的順序例是控制電路2對(duì)基準(zhǔn)信號(hào)(Fr)計(jì)數(shù)1次并改變控制信號(hào)(S)的極性時(shí)的動(dòng)作例。計(jì)數(shù)器23設(shè)定為初始狀態(tài)輸出低電平作為控制信號(hào)(S)，檢測(cè)基準(zhǔn)信號(hào)(Fr)的下降沿并對(duì)計(jì)數(shù)值進(jìn)行計(jì)數(shù)，在計(jì)數(shù)值達(dá)到1之前，控制信號(hào)(S)輸出低電平，當(dāng)計(jì)數(shù)值成為1后，控制信號(hào)(S)輸出高電平。控制信號(hào)(S)一旦進(jìn)入輸出高電平的動(dòng)作，計(jì)數(shù)器23就保持相同狀態(tài)。另外，預(yù)先設(shè)定的計(jì)數(shù)值不限于1，也可以是2以上。
除了具有延遲同步環(huán)路1的環(huán)路之外，還具有進(jìn)行上述動(dòng)作的控制電路2，從而能夠不產(chǎn)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的諧波時(shí)鐘。
圖19表示圖15所示的相位頻率比較器(PFD)11的第2結(jié)構(gòu)例。關(guān)于相位頻率比較器的動(dòng)作的詳細(xì)情況，請(qǐng)參照上述專利文獻(xiàn)4(日本特開(kāi)2002-64371號(hào)公報(bào))。
圖19的相位頻率比較器是對(duì)基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)的上升沿進(jìn)行相位比較，將比較結(jié)果作為Up、Dn輸出的電路，是能夠由控制信號(hào)(S)對(duì)相位比較動(dòng)作進(jìn)行復(fù)位的相位頻率比較器。
圖4表示圖1所示的控制電路(CNT)2的第2結(jié)構(gòu)例。圖4所示的控制電路2具有脈沖發(fā)生器(SHOT)24，輸入基準(zhǔn)信號(hào)(Fr)，當(dāng)檢測(cè)到基準(zhǔn)信號(hào)(Fr)的最初的上升沿時(shí)，將脈沖信號(hào)作為控制信號(hào)(S)輸出，其后進(jìn)行保持恒定值的動(dòng)作。
圖6表示圖4所示的脈沖發(fā)生器(SHOT)24的結(jié)構(gòu)例。圖6所示的脈沖發(fā)生器(SHOT)24由待機(jī)時(shí)序電路(SEQ)247、NOR門(mén)241、243、NAND門(mén)244、D觸發(fā)器(DFF)245、反相器242、246等構(gòu)成。圖6的脈沖發(fā)生器24在從待機(jī)時(shí)序電路247輸出的等待信號(hào)(ST)為低電平時(shí)進(jìn)行動(dòng)作，在等待信號(hào)(ST)為高電平時(shí)不進(jìn)行動(dòng)作。
圖28表示圖6所示的脈沖發(fā)生器(SHOT)24的動(dòng)作時(shí)序圖。在圖6的脈沖發(fā)生器(SHOT)24中，等待信號(hào)(ST)為高電平時(shí)，NOR門(mén)241的輸出信號(hào)(CLKB)為低電平，D觸發(fā)器(DFF)245的輸出信號(hào)(Q)為低電平，反轉(zhuǎn)輸出信號(hào)(QB)為高電平。為此，NAND門(mén)244的輸出信號(hào)(D)為低電平，NOR門(mén)243的輸出信號(hào)(SB)為高電平，控制信號(hào)(S)為低電平。
接著，使等待信號(hào)(ST)從高電平躍遷為低電平。此時(shí)，如圖28所示，例如使基準(zhǔn)信號(hào)(Fr)為低電平時(shí)，NOR門(mén)241的輸出信號(hào)(CLKB)為高電平，反相器246的輸出信號(hào)(CLK)為低電平。根據(jù)這些信號(hào)的躍遷，NOR門(mén)243的輸出信號(hào)(SB)從高電平躍遷為低電平，NAND244的輸出信號(hào)(D)從低電平躍遷為高電平，控制信號(hào)(S)從低電平躍遷為高電平。
接著，基準(zhǔn)信號(hào)(Fr)從低電平躍遷為高電平。此時(shí)，信號(hào)(CLKB)從高電平躍遷為低電平。由于信號(hào)(Q)保持低電平不變，所以信號(hào)(SB)從低電平躍遷為高電平，控制信號(hào)(S)從高電平躍遷為低電平。另外，信號(hào)(QB)保持高電平不變，所以信號(hào)(D)從高電平躍遷為低電平。
另一方面，信號(hào)(CLK)從低電平躍遷為高電平。D觸發(fā)器(DFF)245進(jìn)行動(dòng)作，以保持信號(hào)(CLK)從低電平躍遷為高電平時(shí)的信號(hào)(D)的狀態(tài)。信號(hào)(CLK)從低電平躍遷為高電平時(shí)，信號(hào)(D)還保持高電平不變。這是由于反相器246的延遲時(shí)間比NOR門(mén)243和NAND門(mén)244的合計(jì)的延遲時(shí)間短。此時(shí)，信號(hào)(Q)輸出高電平，信號(hào)(QB)輸出低電平。但是，D觸發(fā)器(DFF)245的電路延遲大于其他的電路延遲，信號(hào)(Q)從低電平到高電平的躍遷時(shí)間及信號(hào)(QB)從高電平到低電平的躍遷時(shí)間比信號(hào)(CLK)從低電平到高電平的躍遷時(shí)間延遲了D觸發(fā)器(DFF)245的延遲時(shí)間的量。此時(shí)，在NOR門(mén)243，由于信號(hào)(CLKB)躍遷為低電平的時(shí)間與信號(hào)(Q)從低電平躍遷為高電平的時(shí)間錯(cuò)開(kāi)，所以信號(hào)(SB)生成將信號(hào)(CLKB)從高電平躍遷為低電平的躍遷時(shí)間與信號(hào)(Q)從低電平躍遷為高電平的躍遷時(shí)間的時(shí)間差作為脈沖寬度的脈沖信號(hào)。為此，控制信號(hào)(S)輸出脈沖信號(hào)。另一方面，信號(hào)(D)也生成脈沖信號(hào)。
接著，當(dāng)基準(zhǔn)信號(hào)(Fr)從高電平躍遷為低電平時(shí)，信號(hào)(CLKB)從低電平躍遷為高電平，信號(hào)(CLK)從高電平躍遷為低電平，由于信號(hào)(Q)為高電平，所以信號(hào)(SB)保持低電平不變，信號(hào)(S)保持高電平不變。并且，由于信號(hào)(QB)為低電平，所以信號(hào)(D)保持高電平不變。另外，由于D觸發(fā)器(DFF)245在信號(hào)(CLK)的下降沿輸出信號(hào)沒(méi)有變化，因此信號(hào)(Q)、信號(hào)(QB)都不保持不變，即信號(hào)(Q)保持高電平、信號(hào)(QB)保持低電平。
接著，當(dāng)基準(zhǔn)信號(hào)(Fr)從低電平躍遷為高電平時(shí)，信號(hào)(CLKB)從高電平躍遷為低電平，信號(hào)(CLK)從低電平躍遷為高電平，由于信號(hào)(Q)為高電平，所以信號(hào)(SB)保持低電平不變，信號(hào)(S)保持高電平不變。并且，由于信號(hào)(QB)為低電平，所以信號(hào)(D)保持高電平不變。另外，由于D觸發(fā)器(DFF)245在信號(hào)(CLK)的上升沿輸出信號(hào)保持信號(hào)(D)，因此信號(hào)(Q)、信號(hào)(QB)都不保持不變，即信號(hào)(Q)保持高電平、信號(hào)(QB)保持低電平。
為此，以后即使基準(zhǔn)信號(hào)(Fr)躍遷，控制信號(hào)(S)也持續(xù)輸出高電平。圖6記載的脈沖發(fā)生器24檢測(cè)到基準(zhǔn)信號(hào)(Fr)的最初的上升沿，輸出一次短脈沖，其后生成持續(xù)保持高水平的控制信號(hào)(S)。
圖5表示圖6所述的電路的動(dòng)作。等待信號(hào)(ST)為低電平時(shí)，以圖5所示波形將基準(zhǔn)信號(hào)(Fr)輸入到脈沖發(fā)生器24。此時(shí)，脈沖發(fā)生器24初始狀態(tài)使控制信號(hào)(S)為高電平。當(dāng)檢測(cè)到基準(zhǔn)信號(hào)(Fr)的最初的上升沿時(shí)輸出脈沖，其后，進(jìn)行動(dòng)作將控制信號(hào)(S)保持在高電平狀態(tài)。
此時(shí)，圖19所示的第2結(jié)構(gòu)例的相位頻率比較器11進(jìn)行圖5所示的動(dòng)作。即，作為比較對(duì)象的信號(hào)，將基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)輸入到相位頻率比較器11。此時(shí)，基準(zhǔn)信號(hào)(Fr)的第1時(shí)鐘的上升沿和輸出信號(hào)(Fo)的第1時(shí)鐘的上升沿成為相位比較對(duì)象，通過(guò)輸入控制信號(hào)(S)，當(dāng)控制信號(hào)(S)輸出脈沖后，相位頻率比較器11的相位比較動(dòng)作被復(fù)位一次。此時(shí)，對(duì)接收了控制信號(hào)(S)的脈沖之后的基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)的最初的上升沿進(jìn)行相位比較。
進(jìn)而，在圖1所示的延遲同步環(huán)路(DL)1中，在初始狀態(tài)，輸出信號(hào)(Fo)的第1時(shí)鐘的上升沿一定在比基準(zhǔn)信號(hào)(Fr)的上升沿遲的時(shí)刻輸出，因此若在圖5所示的時(shí)刻輸出控制信號(hào)(S)，則相位比較動(dòng)作一定被復(fù)位，進(jìn)行對(duì)基準(zhǔn)信號(hào)(Fr)的第2時(shí)鐘和輸出信號(hào)(Fo)的第1時(shí)鐘的相位比較的動(dòng)作。
除了具有延遲同步環(huán)路(DL)1的環(huán)路之外，還具有進(jìn)行上述動(dòng)作的控制電路(CNT)2，由此能夠不產(chǎn)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的諧波時(shí)鐘。
圖16表示圖1所示的延遲同步環(huán)路1的第2結(jié)構(gòu)例。與圖15所示的第1結(jié)構(gòu)例的不同之處在于具有預(yù)充電器15(PC)。預(yù)充電器15輸入控制信號(hào)(S)，將信號(hào)輸出到環(huán)路濾波器13。由預(yù)充電器15對(duì)環(huán)路濾波器13進(jìn)行預(yù)充電，由此可提高在延遲同步環(huán)路1的動(dòng)作初始狀態(tài)下的環(huán)路濾波器13的輸出信號(hào)電平，縮短加鎖時(shí)間。以下說(shuō)明將圖3所示的控制信號(hào)(S)輸入到圖16所示的第2結(jié)構(gòu)例的延遲同步環(huán)路時(shí)的動(dòng)作。
控制信號(hào)(S)為低電平時(shí)，預(yù)充電器15對(duì)環(huán)路濾波器13持續(xù)充電。此時(shí)，環(huán)路濾波器13的輸出信號(hào)電平變高，如果控制信號(hào)(S)為低電平的時(shí)間足夠長(zhǎng)，則環(huán)路濾波器13的輸出信號(hào)電平就上升到電源電壓。當(dāng)控制信號(hào)(S)從低電平變?yōu)楦唠娖綍r(shí)，預(yù)充電器15不進(jìn)行電荷充電。
通過(guò)進(jìn)行這樣的動(dòng)作，圖16所示的第2結(jié)構(gòu)例的延遲同步環(huán)路可縮短加鎖時(shí)間。
(實(shí)施方式2)圖7表示本發(fā)明實(shí)施方式2的延遲同步電路的結(jié)構(gòu)。
本實(shí)施方式2的延遲同步電路例如由延遲同步環(huán)路(DL)1、和控制電路(CNT)2等構(gòu)成。
延遲同步環(huán)路(DL)1輸入基準(zhǔn)信號(hào)(Fr)和控制信號(hào)(S)，輸出輸出信號(hào)(Fo)?？刂齐娐?輸入基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)，輸出控制信號(hào)(S)。
圖7所示的延遲同步環(huán)路1能夠應(yīng)用在上述實(shí)施例1說(shuō)明的圖15、圖16、圖17所述的延遲同步環(huán)路。在將圖17所述的邊沿合成延遲同步環(huán)路應(yīng)用到本實(shí)施方式的情況下，通過(guò)將反饋信號(hào)(Fb)輸出到控制電路2來(lái)實(shí)現(xiàn)應(yīng)用。
圖9表示圖7所示的控制電路2的一個(gè)結(jié)構(gòu)例。
圖9所示的控制電路2具有異或邏輯電路(EXOR)2a和計(jì)數(shù)器(COUNT)23，異或邏輯電路(EXOR)2a輸入基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)，將異或邏輯信號(hào)(EXO)輸出到計(jì)數(shù)器23，計(jì)數(shù)器23按預(yù)先設(shè)定的計(jì)數(shù)值對(duì)異或邏輯信號(hào)(EXO)的下降沿進(jìn)行計(jì)數(shù)，在達(dá)到預(yù)定的計(jì)數(shù)值之前，控制信號(hào)(S)輸出低電平，當(dāng)?shù)竭_(dá)了預(yù)定的計(jì)數(shù)值時(shí)，控制信號(hào)(S)輸出高電平。
圖10表示將圖9所示的控制電路2應(yīng)用到圖7所示延遲同步電路的動(dòng)作例。圖10所示的動(dòng)作例是控制電路2對(duì)異或邏輯信號(hào)(EXO)的下降沿進(jìn)行3次計(jì)數(shù)改變控制信號(hào)(S)的極性時(shí)的動(dòng)作例。
取基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)為如圖10所示的波形。當(dāng)該兩信號(hào)輸入到異或邏輯電路(EXOR)2a時(shí)，輸出圖10所示的異或邏輯信號(hào)(EXO)。
計(jì)數(shù)器23被設(shè)定為初始狀態(tài)作為控制信號(hào)(S)輸出低電平，檢測(cè)異或邏輯信號(hào)(EXO)的下降沿并對(duì)計(jì)數(shù)值進(jìn)行計(jì)數(shù)，在計(jì)數(shù)值成為3之前，作為控制信號(hào)(S)輸出低電平，當(dāng)計(jì)數(shù)值成為3時(shí)作為控制信號(hào)(S)輸出高電平?？刂菩盘?hào)(S)一旦進(jìn)入輸出高電平的動(dòng)作，計(jì)數(shù)器23就保持相同狀態(tài)。
除了具有延遲同步環(huán)路1的環(huán)路之外，還具有進(jìn)行上述動(dòng)作的控制電路2，由此能夠不產(chǎn)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的諧波時(shí)鐘。
(實(shí)施方式3)圖8表示本發(fā)明實(shí)施方式3的延遲同步電路的結(jié)構(gòu)例。本實(shí)施方式3是上述實(shí)施方式2的變形例。
本實(shí)施方式3的延遲同步電路例如由延遲同步環(huán)路(DL)1和控制電路(CNT)2等構(gòu)成。
延遲同步環(huán)路(DL)1輸入基準(zhǔn)信號(hào)(Fr)和控制信號(hào)(S)，輸出反饋信號(hào)(Fb)和輸出信號(hào)(Fo)。控制電路2輸入基準(zhǔn)信號(hào)(Fr)和反饋信號(hào)(Fb)，輸出控制信號(hào)(S)。
圖17表示圖8所示的延遲同步環(huán)路1的結(jié)構(gòu)例。
圖17所示的延遲同步環(huán)路1由相位頻率比較器(PFD)11、供給泵(CP)12、環(huán)路濾波器(LF)13、電壓控制延遲線(VCDL)14、預(yù)充電器(PC)15、和邊沿合成器(EC)16構(gòu)成。
相位頻率比較器11輸入基準(zhǔn)信號(hào)(Fr)、反饋信號(hào)(Fb)、和控制信號(hào)(S)，將基準(zhǔn)信號(hào)(Fr)和反饋信號(hào)(Fb)的比較信號(hào)輸出到供給泵12。供給泵12將與比較信號(hào)相對(duì)應(yīng)的脈沖信號(hào)輸出到環(huán)路濾波器13。環(huán)路濾波器13將脈沖信號(hào)轉(zhuǎn)換為模擬信號(hào)，輸出到電壓控制延遲線14。電壓控制延遲線14輸入基準(zhǔn)信號(hào)和模擬信號(hào)，輸出使基準(zhǔn)信號(hào)的相位延遲了由模擬信號(hào)控制的延遲時(shí)間的各相位的信號(hào)。
圖17輸出了4種相位的信號(hào)。將相對(duì)基準(zhǔn)信號(hào)相位最延遲的信號(hào)作為反饋信號(hào)(Fb)輸入到相位頻率比較器11。另一方面，電壓控制延遲線14的各相位的輸出信號(hào)輸入到邊沿合成器16(EC)。邊沿合成器將相位不同的各信號(hào)加起來(lái)生成具有基準(zhǔn)信號(hào)(Fr)的常數(shù)倍頻率的輸出信號(hào)(Fo)。
圖8所示的控制電路2可應(yīng)用上述圖9所示的控制電路。本實(shí)施方式3的詳細(xì)動(dòng)作與上述實(shí)施方式1和實(shí)施方式2相同，因此省略。
根據(jù)本實(shí)施方式3，能夠取得與上述實(shí)施方式1和實(shí)施方式2相同的效果。
(實(shí)施方式4)圖11表示本發(fā)明實(shí)施方式4的延遲同步電路的結(jié)構(gòu)。
本實(shí)施方式4的延遲同步電路例如由延遲同步環(huán)路(DL)1和控制電路(CNT)2等構(gòu)成。
延遲同步環(huán)路(DL)1輸入基準(zhǔn)信號(hào)(Fr)、控制信號(hào)(S)、和等待信號(hào)(ST)，輸出輸出信號(hào)(Fo)?？刂齐娐?輸入基準(zhǔn)信號(hào)(Fr)、反饋信號(hào)(Fb)、和等待信號(hào)(ST)，輸出控制信號(hào)(S)。
等待信號(hào)(ST)是規(guī)定延遲同步環(huán)路1的動(dòng)作狀態(tài)的信號(hào)，例如在等待信號(hào)(ST)為高電平時(shí)延遲同步環(huán)路1進(jìn)行通常動(dòng)作，在等待信號(hào)(ST)為低電平時(shí)延遲同步環(huán)路1進(jìn)行等待動(dòng)作。
圖12表示圖11所示的控制電路2的結(jié)構(gòu)例。另外，圖14表示圖12所示的延遲電路21的結(jié)構(gòu)。
圖12所示的控制電路2具有延遲電路(DELAY)21和微調(diào)部(TRIM)22，輸入有等待信號(hào)(ST)和微調(diào)信號(hào)(T)的延遲電路21，作為控制信號(hào)(S)輸出使等待信號(hào)(ST)延遲了由微調(diào)信號(hào)(T)設(shè)定的延遲時(shí)間的信號(hào)。
圖13表示使用了圖12所示的控制電路2的、圖11所示的延遲同步電路的動(dòng)作例。
等待信號(hào)(ST)為低電平時(shí)，基準(zhǔn)信號(hào)(Fr)不為時(shí)鐘信號(hào)，而為恒定信號(hào)。當(dāng)?shù)却盘?hào)(ST)為高電平時(shí)，基準(zhǔn)信號(hào)(Fr)為時(shí)鐘信號(hào)而輸入到延遲同步環(huán)路1。另外，等待信號(hào)(ST)也被輸入到控制電路2，在控制電路中延遲等待信號(hào)(ST)的上升沿，使延遲等待信號(hào)(ST)的上升沿在基準(zhǔn)信號(hào)(Fr)的最初的下降沿與第2上升沿之間到來(lái)，作為控制信號(hào)(S)輸出到延遲同步環(huán)路。該延遲時(shí)間由微調(diào)信號(hào)(T)控制。輸入了控制信號(hào)(S)的延遲同步環(huán)路1能夠如圖13所示地進(jìn)行正常動(dòng)作。
(實(shí)施方式5)本發(fā)明實(shí)施方式5的半導(dǎo)體集成電路器件，是將上述實(shí)施方式1～4的延遲同步電路應(yīng)用到半導(dǎo)體集成電路器件而得到的。
圖25表示本發(fā)明實(shí)施方式5的半導(dǎo)體集成電路器件(LSI)的結(jié)構(gòu)。
本實(shí)施方式5的半導(dǎo)體集成電路器件(LSI)6例如由邏輯電路(LOGC)61和延遲同步電路(DLL)10等構(gòu)成。
從外裝于半導(dǎo)體集成電路器件6的振蕩器5將基準(zhǔn)信號(hào)(Fr)輸入到延遲同步電路10。延遲同步電路10是上述實(shí)施方式1～4所述的延遲同步電路，生成與基準(zhǔn)信號(hào)(Fr)同步的輸出信號(hào)(Fo)，輸出到邏輯電路61。邏輯電路61是進(jìn)行數(shù)據(jù)運(yùn)算處理的電路，以由延遲同步電路10生成的輸出信號(hào)(Fo)為動(dòng)作時(shí)鐘進(jìn)行動(dòng)作。
當(dāng)使用作為本發(fā)明的前提而研究的圖20、圖21所述的延遲同步電路時(shí)，在延遲同步電路發(fā)生的穩(wěn)態(tài)相位誤差對(duì)輸入信號(hào)(Fo)而言成為抖動(dòng)(jitter)，使邏輯電路61的動(dòng)作范圍變窄。
另外，隨著近年來(lái)半導(dǎo)體集成電路器件的高速化而使確定邏輯電路61的動(dòng)作速度的延遲同步電路的輸出信號(hào)(Fo)高速化，在該延遲同步電路發(fā)生的穩(wěn)態(tài)相位誤差也成為引起邏輯電路61的動(dòng)作不良的原因。
并且，在該延遲同步電路使用邊沿合成式延遲同步電路生成具有基準(zhǔn)信號(hào)(Fr)的倍增頻率的輸出信號(hào)(Fo)而使邏輯電路61高速動(dòng)作的半導(dǎo)體集成電路器件中，由于該延遲同步電路的穩(wěn)態(tài)相位誤差的原因，有可能發(fā)生輸出信號(hào)(Fo)不是所希望的頻率，邏輯電路61不能動(dòng)作的問(wèn)題。
因此，如圖25所示，通過(guò)使用上述實(shí)施方式1～4的延遲同步電路10，就能夠不發(fā)生穩(wěn)態(tài)相位誤差地生成輸出信號(hào)(Fo)，由此能夠不發(fā)生邏輯電路61的動(dòng)作不良地使半導(dǎo)體集成電路器件6正常動(dòng)作。
接著，作為本實(shí)施方式5的半導(dǎo)體集成電路器件的應(yīng)用例，說(shuō)明將上述實(shí)施方式1～4的延遲同步電路應(yīng)用到信號(hào)收發(fā)裝置和片上系統(tǒng)(system onchip)的例子。
圖26表示使用了上述實(shí)施方式1～4的延遲同步電路的USB無(wú)線電收發(fā)機(jī)的結(jié)構(gòu)。
本實(shí)施方式5的半導(dǎo)體集成電路器件(LSI)6例如是USB無(wú)線電收發(fā)機(jī)的物理層(PHY)，由邏輯電路(LOGIC)61和延遲同步電路(DLL)10等構(gòu)成，該邏輯電路(LOGIC)61由模擬前端(AFE)31、編碼器(ENC)32、串并行轉(zhuǎn)換器(DES)33、時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)34、35、多路復(fù)用器(MUX)36、解碼器(DEC)37、并串行轉(zhuǎn)換器(SER)38等構(gòu)成，從鏈接層(LINK)4輸出的發(fā)送信號(hào)(TX)由該串并行轉(zhuǎn)換器33從并行信號(hào)轉(zhuǎn)換成串行信號(hào)，由編碼器32進(jìn)行信號(hào)處理，通過(guò)模擬前端31從USB電纜輸出。輸出時(shí)，根據(jù)USB無(wú)線電收發(fā)機(jī)的模式選擇高速模式(HS)、全速模式(FS)這兩系統(tǒng)的路徑。另一方面，若是在高速模式下(HS)，從USB電纜接收到的信號(hào)通過(guò)模擬前端31將數(shù)據(jù)輸出到時(shí)鐘數(shù)據(jù)恢復(fù)34，若是在全速模式下(FS)，將數(shù)據(jù)輸出到時(shí)鐘數(shù)據(jù)恢復(fù)35。各時(shí)鐘數(shù)據(jù)恢復(fù)34、35以延遲同步電路(DLL)10的輸出信號(hào)作為時(shí)鐘信號(hào)接收，使數(shù)據(jù)和時(shí)鐘信號(hào)同步，并將信號(hào)輸出到多路復(fù)用器36，其中，該延遲同步電路(DLL)10接收來(lái)自振蕩器5的輸出信號(hào)(Fr)而生成信號(hào)。多路復(fù)用器36對(duì)解碼器37輸出所選擇的信號(hào)，解碼器37進(jìn)行信號(hào)處理，對(duì)并串行轉(zhuǎn)換器38輸出信號(hào)。并串行轉(zhuǎn)換器38將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)輸出到鏈接層4。
在該半導(dǎo)體集成電路器件(USB物理層)6中，生成時(shí)鐘數(shù)據(jù)恢復(fù)的時(shí)鐘的延遲同步電路優(yōu)選為上述實(shí)施方式1～4所述的延遲同步電路。
圖27表示使用了上述實(shí)施方式1～4的延遲同步電路的DVD驅(qū)動(dòng)器用LSI的結(jié)構(gòu)。
本實(shí)施方式5的半導(dǎo)體集成電路器件(LSI)6例如為DVD驅(qū)動(dòng)器用LSI，具有記錄再現(xiàn)部的邏輯電路(LOGIC)61和收發(fā)部(ATAPI)62，從主機(jī)(HOST)9輸出的發(fā)送信號(hào)(TX)通過(guò)信號(hào)收發(fā)部62輸入到邏輯電路61內(nèi)的邏輯電路611。由邏輯電路611將進(jìn)行了信號(hào)處理的發(fā)送信號(hào)通過(guò)拾取器(Pick-up)8寫(xiě)入介質(zhì)7。在此，邏輯電路611以延遲同步電路10生成的時(shí)鐘為動(dòng)作時(shí)鐘進(jìn)行動(dòng)作。該延遲同步電路10進(jìn)行動(dòng)作，輸入振蕩器5的輸出信號(hào)(Fr)而生成所希望的信號(hào)，優(yōu)選為上述實(shí)施方式1～4所述的延遲同步電路。
以上，根據(jù)該實(shí)施方式具體地說(shuō)明了本發(fā)明人所作出的發(fā)明，無(wú)需贅言，本發(fā)明不限于上述實(shí)施方式，在不脫離其主旨的范圍內(nèi)可以進(jìn)行各種變更。
根據(jù)上述各實(shí)施方式，可達(dá)到如下效果(1)能夠避免延遲同步環(huán)路的誤動(dòng)作；(2)能夠在相同時(shí)刻將基準(zhǔn)信號(hào)(Fr)輸入到相位比較器和延遲線；(3)能夠不發(fā)生穩(wěn)態(tài)相位誤差地得到所希望的輸出信號(hào)。
本發(fā)明的上述各實(shí)施方式有效適用于半導(dǎo)體裝置、電子設(shè)備等。
權(quán)利要求
1.一種延遲同步電路，其特征在于，包括相位比較器；以及延遲線，根據(jù)上述相位比較器的輸出來(lái)改變施加給基準(zhǔn)信號(hào)的延遲時(shí)間，將延遲后的基準(zhǔn)信號(hào)作為輸出信號(hào)輸出，并且將上述輸出信號(hào)作為反饋信號(hào)施加給上述相位比較器，對(duì)上述相位比較器輸入上述基準(zhǔn)信號(hào)、來(lái)自上述延遲線的上述反饋信號(hào)、控制上述相位比較器進(jìn)行的上述基準(zhǔn)信號(hào)和上述反饋信號(hào)的相位比較動(dòng)作的開(kāi)始時(shí)刻的控制信號(hào)，輸入到上述延遲線的上述基準(zhǔn)信號(hào)的時(shí)序與輸入到上述相位比較器的上述基準(zhǔn)信號(hào)的時(shí)序大致相同。
2.根據(jù)權(quán)利要求1所述的延遲同步電路，其特征在于上述控制電路是輸入上述基準(zhǔn)信號(hào)，輸出上述控制信號(hào)的電路。
3.根據(jù)權(quán)利要求2所述的延遲同步電路，其特征在于上述控制電路包括計(jì)數(shù)器，由上述計(jì)數(shù)器對(duì)上述基準(zhǔn)信號(hào)的邊沿進(jìn)行計(jì)數(shù)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到設(shè)定值之前，作為上述控制信號(hào)輸出上述相位比較器不進(jìn)行動(dòng)作的設(shè)定信號(hào)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到了上述設(shè)定值之后，作為上述控制信號(hào)輸出上述相位比較器進(jìn)行動(dòng)作的設(shè)定信號(hào)。
4.根據(jù)權(quán)利要求2所述的延遲同步電路，其特征在于上述控制電路包括脈沖發(fā)生器，當(dāng)檢測(cè)到上述基準(zhǔn)信號(hào)的最初的上升沿時(shí)，由上述脈沖發(fā)生器生成脈沖，作為上述控制信號(hào)輸出上述脈沖，由上述脈沖使上述相位比較器的動(dòng)作復(fù)位，其后作為上述控制信號(hào)輸出上述相位比較器進(jìn)行動(dòng)作的設(shè)定信號(hào)。
5.根據(jù)權(quán)利要求2所述的延遲同步電路，其特征在于上述控制電路還輸入有上述反饋信號(hào)。
6.一種延遲同步電路，其特征在于，包括延遲同步環(huán)路；以及控制電路，輸出對(duì)上述延遲同步環(huán)路的動(dòng)作進(jìn)行控制的控制信號(hào)，上述延遲同步環(huán)路輸入基準(zhǔn)信號(hào)和上述控制信號(hào)，輸出輸出信號(hào)，上述控制電路是輸入上述基準(zhǔn)信號(hào)，輸出上述控制信號(hào)的電路。
7.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述控制電路包括計(jì)數(shù)器，由上述計(jì)數(shù)器對(duì)上述基準(zhǔn)信號(hào)的邊沿進(jìn)行計(jì)數(shù)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到設(shè)定值之前，作為上述控制信號(hào)輸出上述延遲同步環(huán)路不進(jìn)行動(dòng)作的設(shè)定信號(hào)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到了上述設(shè)定值之后，作為上述控制信號(hào)輸出上述延遲同步環(huán)路進(jìn)行動(dòng)作的設(shè)定信號(hào)。
8.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述控制電路包括脈沖發(fā)生器，當(dāng)檢測(cè)到上述基準(zhǔn)信號(hào)的最初的上升沿時(shí)，由上述脈沖發(fā)生器生成脈沖，作為上述控制信號(hào)輸出上述脈沖，由上述脈沖使上述延遲同步環(huán)路的動(dòng)作復(fù)位，其后作為上述控制信號(hào)輸出上述延遲同步環(huán)路進(jìn)行動(dòng)作的設(shè)定信號(hào)。
9.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述控制電路還輸入有上述輸出信號(hào)。
10.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述延遲同步環(huán)路還輸出反饋信號(hào)，上述反饋信號(hào)輸入到上述控制電路。
11.根據(jù)權(quán)利要求9所述的延遲同步電路，其特征在于上述控制電路包括異或邏輯電路和計(jì)數(shù)器，上述異或邏輯電路輸入上述基準(zhǔn)信號(hào)和上述輸出信號(hào)，上述異或邏輯電路的輸出被輸入到上述計(jì)數(shù)器，由上述計(jì)數(shù)器對(duì)上述異或邏輯電路的輸出進(jìn)行計(jì)數(shù)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到設(shè)定值之前，作為上述控制信號(hào)輸出上述延遲同步環(huán)路不進(jìn)行動(dòng)作的設(shè)定信號(hào)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到了上述設(shè)定值之后，作為上述控制信號(hào)輸出上述延遲同步環(huán)路進(jìn)行動(dòng)作的設(shè)定信號(hào)。
12.根據(jù)權(quán)利要求10所述的延遲同步電路，其特征在于上述控制電路包括異或邏輯電路和計(jì)數(shù)器，上述異或邏輯電路輸入上述基準(zhǔn)信號(hào)和上述反饋信號(hào)，上述異或邏輯電路的輸出被輸入到上述計(jì)數(shù)器，由上述計(jì)數(shù)器對(duì)上述異或邏輯電路的輸出進(jìn)行計(jì)數(shù)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到設(shè)定值之前，作為上述控制信號(hào)輸出上述延遲同步環(huán)路不進(jìn)行動(dòng)作的設(shè)定信號(hào)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到了上述設(shè)定值之后，作為上述控制信號(hào)輸出上述延遲同步環(huán)路進(jìn)行動(dòng)作的設(shè)定信號(hào)。
13.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述延遲同步環(huán)路還輸入有等待信號(hào)，上述控制電路還輸入有上述等待信號(hào)。
14.根據(jù)權(quán)利要求13所述的延遲同步電路，其特征在于上述控制電路包括微調(diào)寄存器和延遲電路，上述修正寄存器將微調(diào)信號(hào)輸出到上述延遲電路，上述延遲電路輸入上述等待信號(hào)和上述微調(diào)信號(hào)，輸出上述控制信號(hào)，上述延遲電路將由上述微調(diào)信號(hào)使上述等待信號(hào)延遲了預(yù)定時(shí)間的信號(hào)作為上述控制信號(hào)輸出。
15.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述延遲同步環(huán)路包括相位比較器，上述基準(zhǔn)信號(hào)、上述輸出信號(hào)、以及上述控制信號(hào)輸入到上述相位比較器，上述相位比較器根據(jù)上述控制信號(hào)比較上述基準(zhǔn)信號(hào)和上述輸出信號(hào)的相位。
16.一種半導(dǎo)體集成電路器件，其特征在于，包括延遲同步電路和邏輯電路，上述延遲同步電路具有延遲同步環(huán)路、和輸出對(duì)上述延遲同步環(huán)路的動(dòng)作進(jìn)行控制的控制信號(hào)的控制電路，上述邏輯電路輸入上述延遲同步電路的輸出信號(hào)，上述延遲同步環(huán)路輸入基準(zhǔn)信號(hào)和上述控制信號(hào)，輸出輸出信號(hào)，上述控制電路是輸入上述基準(zhǔn)電路，輸出上述控制電路的電路。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路器件，其特征在于上述控制電路包括計(jì)數(shù)器，由上述計(jì)數(shù)器對(duì)上述基準(zhǔn)信號(hào)的邊沿進(jìn)行計(jì)數(shù)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到設(shè)定值之前，作為上述控制信號(hào)輸出上述延遲同步環(huán)路不進(jìn)行動(dòng)作的設(shè)定信號(hào)，在上述計(jì)數(shù)器的計(jì)數(shù)值達(dá)到了上述設(shè)定值之后，作為上述控制信號(hào)輸出上述延遲同步環(huán)路進(jìn)行動(dòng)作的設(shè)定信號(hào)。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路器件，其特征在于上述控制電路包括脈沖發(fā)生器，當(dāng)檢測(cè)到上述基準(zhǔn)信號(hào)的最初的上升沿時(shí)，由上述脈沖發(fā)生器生成脈沖，作為上述控制信號(hào)輸出上述脈沖，由上述脈沖使上述延遲同步環(huán)路的動(dòng)作復(fù)位，其后作為上述控制信號(hào)輸出上述延遲同步環(huán)路進(jìn)行動(dòng)作的設(shè)定信號(hào)。
19.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路器件，其特征在于上述控制電路還輸入有上述輸出信號(hào)。
20.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路器件，其特征在于上述延遲同步環(huán)路還輸出反饋信號(hào)，上述反饋信號(hào)輸入到上述控制電路。
全文摘要
本發(fā)明提供一種在延遲同步電路中，能夠不會(huì)發(fā)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的誤動(dòng)作的技術(shù)。在延遲同步電路中，除了設(shè)有延遲同步環(huán)路(1)之外，還設(shè)有控制電路(2)，在延遲同步環(huán)路(1)的相位比較中，從控制電路(2)對(duì)延遲同步環(huán)路(1)輸出控制信號(hào)(S)，以使基準(zhǔn)信號(hào)(Fr)和輸出信號(hào)(Fo)的相位比較的對(duì)應(yīng)關(guān)系錯(cuò)開(kāi)設(shè)定周期的量。
文檔編號(hào)H03K5/14GK101039108SQ200610156668
公開(kāi)日2007年9月19日 申請(qǐng)日期2006年12月30日 優(yōu)先權(quán)日2006年3月13日
發(fā)明者川本高司 申請(qǐng)人:株式會(huì)社瑞薩科技