專利名稱：多米諾輸出鎖存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及動(dòng)態(tài)邏輯電路和寄存器(register)功能，尤其涉及一種多米諾輸出鎖存器(domino output latch)，其處理以速度和尺寸作為重要因素的復(fù)雜邏輯電路的輸出鎖存(latch)的問題。
背景技術(shù)：
集成電路，特別是具有同步流水線(synchronous pipeline)架構(gòu)者，使用大量寄存器。寄存器邏輯被用來將裝置和電路的輸出維持一段時(shí)間，以使得這些輸出可被其他的裝置和電路所接收。在諸如流水線微處理器的時(shí)鐘系統(tǒng)(clocked system)中，寄存器被用來將特定流水線級(stage)的輸出維持一個(gè)時(shí)鐘周期的時(shí)間，以使得其后級的輸入電路在此期間可接收該輸出，同時(shí)此特定流水線級同步產(chǎn)生新的輸出。
以往，實(shí)務(wù)上經(jīng)常在諸如多重輸入多路復(fù)用器(mux)，多比特編碼器(multi-bit encoders)等復(fù)雜邏輯估算電路(evaluation circuit)之前和之后加入寄存器，以維持此估算電路的輸入和輸出值。一般而言，這些寄存器有其相關(guān)的建立時(shí)間和維持時(shí)間(setup and hold time)的需求，此二值皆對前級的估算電路有所限制。另外，寄存器有其對應(yīng)的數(shù)據(jù)至輸出時(shí)間(data-to-output time)特性，其限制了后級的估算電路。寄存器的「速度」通常以其數(shù)據(jù)輸出時(shí)間來判斷，即其建立時(shí)間和時(shí)鐘至輸出時(shí)間(clock-to-output time)的總和。
在邏輯估算電路之前后加入傳統(tǒng)寄存器電路會(huì)將延遲引入流水線系統(tǒng)，其累積的效應(yīng)導(dǎo)致其運(yùn)作速度明顯變慢。更明確地說，這些延遲的一明顯來源是邏輯估算電路必須滿足數(shù)據(jù)至輸出時(shí)間的需求以確保穩(wěn)定的寄存器輸出。降低這些延遲以在每一級增加額外的時(shí)間，進(jìn)而增進(jìn)此流水線系統(tǒng)整體的速度是有必要的。
與本說明書相關(guān)的另一美國申請(美國申請第10/640369號(hào)，代理人檔案編號(hào)CNTR.2200，標(biāo)題為“Non-inverting Domino Register”(非反相多米諾寄存器))的相關(guān)現(xiàn)有公開即處理前述的問題，本說明書參照其為本文的一部分。該現(xiàn)有公開描述一非反相多米諾寄存器結(jié)合邏輯估算功能和對應(yīng)的寄存器以獲得比傳統(tǒng)方法快速的時(shí)鐘至輸出時(shí)間，而不必犧牲其輸出的穩(wěn)定性。公開于其中的非反相多米諾寄存器，相對于傳統(tǒng)反相多米諾寄存器的較慢的轉(zhuǎn)移響應(yīng)(transition response)，其響應(yīng)時(shí)鐘信號(hào)轉(zhuǎn)移的輸出信號(hào)轉(zhuǎn)移被證明極為快速。然而，此現(xiàn)有公開的非反相多米諾寄存器對于需要建立于N型溝道邏輯(N-channel logic)架構(gòu)上的估算邏輯電路并不特別合適。同時(shí)，此現(xiàn)有公開的非反相多米諾寄存器若以諸如90納米絕緣體上硅(silicon-on-insulator，SOI)等高漏電或高噪聲制程實(shí)施時(shí)，可能會(huì)發(fā)生漏電效應(yīng)。
因此，有必要提出一種改進(jìn)的多米諾寄存器，其具有現(xiàn)有公開的非反相多米諾寄存器的所有優(yōu)點(diǎn)，并且就多米諾級(domino stage)而言更靈活而極適用于高漏電或高噪聲的環(huán)境。
此外，也有必要提出一種改進(jìn)的N型多米諾輸出鎖存器，當(dāng)其做為鎖存電路時(shí)，具有現(xiàn)有公開的非反相多米諾寄存器的所有優(yōu)點(diǎn)，并且就多米諾級而言更靈活而極適用于高漏電或高噪聲的環(huán)境。
同時(shí)，又有必要提出一種改進(jìn)的P型多米諾電路，當(dāng)其做為鎖存電路時(shí)，具有現(xiàn)有公開的非反相多米諾寄存器的所有優(yōu)點(diǎn)，并且極適用于高漏電或高噪聲的環(huán)境。
另外，又有必要提出一種改進(jìn)的P型多米諾電路，當(dāng)其做為寄存器時(shí)，具有現(xiàn)有公開的非反相多米諾寄存器的所有優(yōu)點(diǎn)，并且極適用于高漏電或高噪聲的環(huán)境。

發(fā)明內(nèi)容
本發(fā)明一實(shí)施例提出一種多米諾鎖存器。此多米諾鎖存器包含多米諾級，其連接至近似對稱的時(shí)鐘信號(hào)，并且依據(jù)至少一數(shù)據(jù)信號(hào)的狀態(tài)和此近似對稱的時(shí)鐘信號(hào)以估算一邏輯函數(shù)，其中多米諾級于近似對稱的時(shí)鐘信號(hào)是第二電平時(shí)將預(yù)充電節(jié)點(diǎn)預(yù)充電至第一電平，而于近似對稱的時(shí)鐘信號(hào)是第一電平且邏輯函數(shù)成立(evaluates)時(shí)，將預(yù)充電節(jié)點(diǎn)放電至第二電平狀態(tài)，且于近似對稱的時(shí)鐘信號(hào)是第一電平且邏輯函數(shù)不成立時(shí)，維持預(yù)充電節(jié)點(diǎn)于第一電平，其中當(dāng)近似對稱的時(shí)鐘信號(hào)是第一電平時(shí)，至少一數(shù)據(jù)信號(hào)的鎖存狀態(tài)被提供給多米諾級；寫入級，其連接至所述多米諾級并響應(yīng)所述近似對稱的時(shí)鐘信號(hào)，假如所述預(yù)充電節(jié)點(diǎn)轉(zhuǎn)變?yōu)榈诙娖絼t將第一初級輸出節(jié)點(diǎn)拉至第一電平，假如預(yù)充電節(jié)點(diǎn)維持于第一電平則將第一初級輸出節(jié)點(diǎn)拉至第二電平；反相器，其輸入端連接至所述第一初級輸出節(jié)點(diǎn)，輸出端連接至第二初級輸出節(jié)點(diǎn)；第一電平維持通道，當(dāng)被致能時(shí)，其維持所述第一初級輸出節(jié)點(diǎn)于第一電平，其中當(dāng)所述近似對稱的時(shí)鐘信號(hào)和所述第二初級輸出節(jié)點(diǎn)皆為第二電平時(shí)，第一電平維持通道被致能，否則其被禁能；第二電平維持通道，當(dāng)被致能時(shí)，其維持所述第一初級輸出節(jié)點(diǎn)于第二電平，其中當(dāng)所述第二初級輸出節(jié)點(diǎn)和所述預(yù)充電節(jié)點(diǎn)皆為第一電平時(shí)，第二電平維持通道被致能，否則其被禁能；以及輸出級，其基于所述預(yù)充電節(jié)點(diǎn)和所述第二初級輸出節(jié)點(diǎn)的狀態(tài)提供輸出信號(hào)。
本發(fā)明的另一實(shí)施例提出一種多米諾鎖存電路。此多米諾鎖存電路具有估算電路，其接收來自信號(hào)源的對稱時(shí)鐘信號(hào)，并于對稱時(shí)鐘信號(hào)為第二電平時(shí)將第一節(jié)點(diǎn)預(yù)充電至第一電平，且于對稱時(shí)鐘信號(hào)為第一電平時(shí)估算一邏輯函數(shù)以控制第一節(jié)點(diǎn)的狀態(tài)，其中邏輯函數(shù)基于一個(gè)以上數(shù)據(jù)信號(hào)而進(jìn)行估算，該一個(gè)以上數(shù)據(jù)信號(hào)于對稱時(shí)鐘信號(hào)為第一電平時(shí)被估算，而于對稱時(shí)鐘信號(hào)為第二電平時(shí)被鎖存；寫入電路，其連接至所述第一節(jié)點(diǎn)并接收所述對稱時(shí)鐘信號(hào)，并于對稱時(shí)鐘信號(hào)轉(zhuǎn)變?yōu)榈谝浑娖綍r(shí)，若第一節(jié)點(diǎn)為第二電平則將第二節(jié)點(diǎn)驅(qū)動(dòng)至第一電平，若第一節(jié)點(diǎn)維持于第一電平則將第二節(jié)點(diǎn)驅(qū)動(dòng)至第二電平；反相器，其具有連接至所述第二節(jié)點(diǎn)的輸入端、和連接至第三節(jié)點(diǎn)的輸出端；維持電路，其連接至所述第二和第三節(jié)點(diǎn)以及寫入電路，并于第三節(jié)點(diǎn)和所述對稱時(shí)鐘信號(hào)皆為第二電平時(shí)維持第二節(jié)點(diǎn)于第一電平，且于第三節(jié)點(diǎn)和所述第一節(jié)點(diǎn)皆為第一電平時(shí)維持第二節(jié)點(diǎn)于第二電平；以及輸出電路，其依據(jù)所述第一和第三節(jié)點(diǎn)的狀態(tài)提供輸出信號(hào)。
本發(fā)明的又一實(shí)施例提出一種鎖存一個(gè)以上輸入數(shù)據(jù)信號(hào)的方法，其包含當(dāng)近似對稱的時(shí)鐘信號(hào)是第二電平時(shí)將第一節(jié)點(diǎn)預(yù)充電至第一電平；當(dāng)近似對稱的時(shí)鐘信號(hào)是第一電平時(shí)，依據(jù)一個(gè)以上輸入數(shù)據(jù)信號(hào)估算一邏輯函數(shù)以控制第一節(jié)點(diǎn)的狀態(tài)；當(dāng)近似對稱的時(shí)鐘信號(hào)是第一電平時(shí)，配合第一節(jié)點(diǎn)的狀態(tài)控制第二節(jié)點(diǎn)的狀態(tài)；將第三節(jié)點(diǎn)的狀態(tài)定義為第二節(jié)點(diǎn)的狀態(tài)的反相；當(dāng)?shù)谝缓偷谌?jié)點(diǎn)皆為第一電平時(shí)，致能第二電平狀態(tài)維持通道以維持第二節(jié)點(diǎn)于第二電平，否則禁能第二電平狀態(tài)維持通道；當(dāng)近似對稱的時(shí)鐘信號(hào)和第三節(jié)點(diǎn)皆為第二電平時(shí)，致能第一電平狀態(tài)維持通道以維持第二節(jié)點(diǎn)于第一電平，否則禁能第一電平狀態(tài)維持通道；以及當(dāng)近似對稱的時(shí)鐘信號(hào)是第二電平時(shí)，依據(jù)第一和第三節(jié)點(diǎn)的狀態(tài)鎖存輸出節(jié)點(diǎn)的狀態(tài)。


本發(fā)明的益處、特征和優(yōu)點(diǎn)參照下面的描述和附圖，將變得更好理解，在附圖中圖1是根據(jù)應(yīng)用現(xiàn)有公開所實(shí)現(xiàn)的非反相多米諾寄存器的電路圖；圖2是圖示圖1、3、4和5的非反相多米諾寄存器的操作的時(shí)序圖；圖3是根據(jù)本發(fā)明的一示范性實(shí)施例實(shí)現(xiàn)的無管腳(footless)非反相多米諾寄存器的電路圖；圖4是利用改進(jìn)的存儲(chǔ)級根據(jù)本發(fā)明的一示范性實(shí)施例所實(shí)現(xiàn)的另一個(gè)非反相多米諾寄存器的電路圖；圖5是利用圖4圖示的改進(jìn)的存儲(chǔ)級并且根據(jù)本發(fā)明的一示范性實(shí)施例實(shí)現(xiàn)的另一個(gè)無管腳非反相多米諾寄存器的電路圖；圖6是根據(jù)適于最小化維持時(shí)間的脈沖時(shí)鐘實(shí)施例，應(yīng)用于圖1、3、4和5圖示的操作的時(shí)序圖；圖7是圖1、3、4和5的N型多米諾鎖存器的操作的時(shí)序圖；圖8是根據(jù)本發(fā)明的另一示范性實(shí)施例實(shí)現(xiàn)的P型多米諾電路的電路圖；圖9是說明圖8的P型多米諾電路應(yīng)用于本發(fā)明的P型多米諾寄存器實(shí)施例的操作的時(shí)序圖；以及圖10是說明圖8的P型多米諾電路應(yīng)用于本發(fā)明的P型多米諾鎖存器實(shí)施例的操作的時(shí)序圖。
具體實(shí)施例方式
以下的實(shí)施例說明用以讓本領(lǐng)域的普通技術(shù)人員得以制造和使用本發(fā)明公開的內(nèi)容。較佳實(shí)施例的修改對于本領(lǐng)域的技術(shù)人員將是顯而易見的，且此處描述的普遍原理可應(yīng)用于其他實(shí)施例。因此，本發(fā)明并未局限于此處提出和說明的特定實(shí)施例，其應(yīng)涵蓋所有符合公開于此的原理和新穎特征的最大范圍。
本發(fā)明人認(rèn)識(shí)到，對于速度、尺寸、和穩(wěn)定性均為關(guān)鍵因素的邏輯電路，需要提出能靈活配合其估算邏輯且適用于高漏電或高噪聲環(huán)境的鎖存和/或寄存器輸出。因此發(fā)展出一種非反相多米諾寄存器及其相關(guān)的N型多米諾和P型多米諾鎖存器，其將如以下參照圖1至圖5的說明所示，在不犧牲輸出穩(wěn)定性的前提下具有快速的數(shù)據(jù)輸出時(shí)間，且既能靈活配合其估算邏輯的實(shí)施，也能適用于高漏電或高噪聲環(huán)境。當(dāng)高度依賴寄存器和多米諾邏輯以逐級轉(zhuǎn)移數(shù)據(jù)時(shí)，依據(jù)本發(fā)明實(shí)施例的非反相多米諾寄存器或多米諾鎖存器將使得整體裝置的運(yùn)作速度顯著提升。整體裝置可在一高漏電或高噪聲制程中使用較快且較小的元件實(shí)現(xiàn)，無需犧牲速度或使用大尺寸元件以壓制維持器(keeper)元件。
圖1是依據(jù)現(xiàn)有的公開CNTR.2200所實(shí)現(xiàn)的一非反相多米諾寄存器100的電路圖。該非反相多米諾寄存器100包含邏輯估算輸入級，或稱為多米諾級，其由堆迭式P型溝道和N型溝道器件P1和N2以及估算邏輯104所組成。元件P1和N2是估算裝置互補(bǔ)對，其于此堆迭中分別連接至估算邏輯104的兩端。估算邏輯104可簡單到僅含有單一N型溝道器件或者是極為復(fù)雜的設(shè)計(jì)，以便估算任何需要的邏輯函數(shù)。P1的源極連接至電壓源VDD而其漏極連接至輸出信號(hào)TOP的節(jié)點(diǎn)105。估算邏輯104連接于節(jié)點(diǎn)105和N2的漏極之間，N2的源極則接地。輸入時(shí)鐘信號(hào)CLK于節(jié)點(diǎn)101輸入P1和N2的柵極。一組N重節(jié)點(diǎn)103提供N個(gè)數(shù)據(jù)信號(hào)DATA給估算邏輯104，其中N為任意的正整數(shù)。
非反相多米諾寄存器100的多米諾級接續(xù)至包含元件P2、N3、N4和弱維持電路(weak keeper circuit)109的儲(chǔ)存級。在此儲(chǔ)存級內(nèi)，元件P2、N3、和N4可視為“寫入級”而維持電路109可視為維持級。節(jié)點(diǎn)101連接至N3的柵極而節(jié)點(diǎn)105連接至P2和N4的柵極。P2的源極連接至VDD而其漏極連接至第一初級輸出節(jié)點(diǎn)107，其提供第一初級輸出信號(hào)QII。節(jié)點(diǎn)107連接至N3的漏極，且連接至一反相器109A的輸入和另一反相器109B的輸出。反相器109A的輸出連接至提供第二初級輸出信號(hào)QI的第二初級輸出節(jié)點(diǎn)111，節(jié)點(diǎn)111連接至反相器109B的輸入。反相器109A和109B于節(jié)點(diǎn)107和111交互耦接而共同構(gòu)成弱維持電路109。N3的源極連接至N4的漏極，N4的源極則接地。
非反相多米諾寄存器100的儲(chǔ)存級后又接續(xù)一輸出級，其包含P型溝道器件P3和P4以及N型溝道器件N5和N6。節(jié)點(diǎn)105連接至P4和N6的柵極，而節(jié)點(diǎn)111連接至P3和N5的柵極。P3和P4的源極連接至VDD而其漏極一起連接至節(jié)點(diǎn)113，節(jié)點(diǎn)113提供輸出信號(hào)Q。輸出節(jié)點(diǎn)113連接至N5的漏極，N5的源極連接至N6的漏極，N6的源極則接地。P型溝道器件通常做為上拉(pull-up)元件而N型溝道器件通常做為下拉(pull-down)元件。
圖2為說明非反相多米諾寄存器100運(yùn)作的時(shí)序圖，其中CLK、DATA N、TOP、QII、QI、和Q信號(hào)均相對于時(shí)間描繪變化。相對的信號(hào)轉(zhuǎn)移時(shí)間為預(yù)估值并忽略延遲時(shí)間。DATAN以單一信號(hào)代表N個(gè)DATA信號(hào)整體。當(dāng)數(shù)據(jù)信號(hào)整體狀態(tài)使得估算邏輯104的邏輯成立時(shí)，DATAN信號(hào)于圖中顯示被設(shè)為高電平而使得TOP信號(hào)拉至低電平，當(dāng)估算邏輯104的邏輯不成立時(shí)，DATA N信號(hào)顯示被設(shè)為低電平，其將TOP信號(hào)維持于高電平。因此，當(dāng)估算邏輯104的邏輯“成立”時(shí)，其使得信號(hào)TOP從預(yù)充電的高電平狀態(tài)轉(zhuǎn)移至一低電平狀態(tài)。當(dāng)估算邏輯“不成立”時(shí)，TOP停留于預(yù)充電的高電平狀態(tài)。在時(shí)間T0，CLK信號(hào)初始為低電平，N2被關(guān)閉而P1導(dǎo)通，其使得多米諾級將TOP信號(hào)預(yù)充電至高電平。TOP信號(hào)預(yù)充電至高電平是為了在CLK信號(hào)的上升沿時(shí)使得估算邏輯104為估算DATAN信號(hào)作準(zhǔn)備，其中的DATAN信號(hào)初始為高電平。預(yù)充電的TOP信號(hào)導(dǎo)通N4和N6。QII信號(hào)停留于其前一狀態(tài)(圖中顯示其初始值為邏輯低電平狀態(tài))且通過維持電路109維持其狀態(tài)。QI信號(hào)初始為將N5導(dǎo)通的高電平，其使得輸出信號(hào)Q經(jīng)由N5和N6元件于初始時(shí)下拉為低電平。
時(shí)間在T1時(shí)，CLK信號(hào)變成高電平，其使得TOP信號(hào)放電至低電平，因?yàn)镈ATAN信號(hào)是高電平。尤其此時(shí)N2被導(dǎo)通而估算邏輯104成立，經(jīng)由N2接地將TOP拉至低電平。QII信號(hào)經(jīng)由P2拉至高電平而Q輸出信號(hào)經(jīng)由P4拉至高電平。QII和Q信號(hào)大約在時(shí)間T1同時(shí)拉至高電平，而QI信號(hào)經(jīng)由反相器109A拉至低電平。位于維持電路109輸出端的反相狀態(tài)QI信號(hào)驅(qū)動(dòng)元件P3和N5。當(dāng)QI在高電平，P3關(guān)閉而N5導(dǎo)通；而當(dāng)QI在低電平，P3導(dǎo)通而N5關(guān)閉。隨后在時(shí)間T2，CLK信號(hào)變成低電平，TOP信號(hào)又再一次預(yù)充電至高電平。P2和N3關(guān)閉使得節(jié)點(diǎn)107不被驅(qū)動(dòng)至任何狀態(tài)。但是，通過維持電路109的運(yùn)作，QII和QI信號(hào)各自停留于原來的狀態(tài)，因此，在剩余的半個(gè)CLK周期，QII信號(hào)停留于高電平而QI信號(hào)停留于低電平。
在T3的時(shí)刻，DATAN于圖中顯示變成低電平而CLK信號(hào)仍是低電平；在T4的時(shí)刻，CLK信號(hào)被設(shè)為高電平而DATA N為低電平。估算邏輯104不成立，因此當(dāng)DATA N在低電平而CLK為高電平時(shí)TOP停留于高電平。CLK和TOP信號(hào)分別導(dǎo)通元件N3和N4，因此QII信號(hào)大約在T4時(shí)被設(shè)為低電平，其又經(jīng)由反相器109A將QI信號(hào)拉至高電平。高電平的TOP信號(hào)使N6維持導(dǎo)通。QI信號(hào)導(dǎo)通N5而關(guān)閉P3，其使得信號(hào)Q經(jīng)由N5和N6拉至低電平。CLK信號(hào)隨后于時(shí)間T5變成低電平再次將TOP拉至高電平。QII和QI信號(hào)各自的狀態(tài)通過維持電路109的運(yùn)作維持不變。由于QI使N5維持導(dǎo)通而TOP使N6維持導(dǎo)通，信號(hào)Q在CLK殘余的周期均停留于低電平。
當(dāng)估算邏輯104成立而將TOP信號(hào)放電至低電平，信號(hào)Q響應(yīng)CLK信號(hào)的上升沿而相當(dāng)快速地由低電平轉(zhuǎn)移至高電平。造成輸出轉(zhuǎn)移的元件N2和P4有一可忽略的延遲。當(dāng)估算邏輯104不成立而將TOP信號(hào)維持于高電平，響應(yīng)CLK信號(hào)的上升沿，信號(hào)Q經(jīng)由元件N3，N5和反相器109A的一可忽略的延遲后，由高電平轉(zhuǎn)移至低電平。通過以一相當(dāng)小的元件(有極小的電容)制成反相器109A而最小化經(jīng)過反相器109A的延遲，因?yàn)槠浼炔恍枰蟮某叽缫膊槐赜芯彌_器的功能。在另一實(shí)施例中，可利用以比例邏輯(ratioed logic，即大尺寸P型元件和小尺寸N型元件)制作反相器109A而將該延遲減到最小。本領(lǐng)域的技術(shù)人員應(yīng)能領(lǐng)會(huì)，非反相多米諾寄存器100的輸出信號(hào)Q響應(yīng)CLK信號(hào)變化的信號(hào)轉(zhuǎn)移是相當(dāng)快速的。對于需要非反相輸出的應(yīng)用，非反相多米諾寄存器100在眾多優(yōu)勢中提供比傳統(tǒng)技術(shù)更佳的數(shù)據(jù)輸出速度。只要在非反相多米諾寄存器100加入輸出反相器/緩沖器(未顯示于圖中)即可將其轉(zhuǎn)變?yōu)榉聪喽嗝字Z寄存器。
由圖1電路100運(yùn)作的說明，本領(lǐng)域的技術(shù)人員應(yīng)能領(lǐng)會(huì)，由于估算邏輯104的功能是將信號(hào)TOP由其預(yù)充電的高電平快速地轉(zhuǎn)移至低電平，因此本發(fā)明的一實(shí)施例利用成比例的P型和N型元件來配置估算邏輯。此實(shí)施例中，強(qiáng)N型元件配合弱P型元件以實(shí)現(xiàn)快速的運(yùn)作。
現(xiàn)有公開的CNTR.2200中舉出適用于估算邏輯104的示范性AND邏輯和OR邏輯(本文未提及)。其描述指出本發(fā)明可考慮任何AND和OR邏輯線路的適當(dāng)結(jié)合，以及任何其他復(fù)雜的邏輯估算電路來實(shí)現(xiàn)估算邏輯104，包括多重輸入多路復(fù)用器與多比特編碼器等等。無論其簡單或復(fù)雜，任何估算邏輯均可替代估算邏輯104，而不至于嚴(yán)重影響非反相多米諾寄存器100的速度或相關(guān)的耗電限制。上述AND和OR邏輯電路僅是示范性質(zhì)，其被舉出以說明估算邏輯104可以是本領(lǐng)域的技術(shù)人員所了解的任何復(fù)雜程度的邏輯估算電路。然而，非反相多米諾寄存器100的一個(gè)潛在缺點(diǎn)在于其通常必須以N型溝道邏輯實(shí)施的估算邏輯104的選擇并不特別靈活。N型溝道邏輯的輸入電平噪聲裕度(noise margin)并不是很好。
圖3是依據(jù)本發(fā)明的一示范性實(shí)施例實(shí)現(xiàn)的另一非反相多米諾寄存器300的電路圖。非反相多米諾寄存器300基本上類似非反相多米諾寄存器100，但是其包含堆迭式P型通道和N型溝道器件P1和N2以及估算邏輯104的邏輯估算輸入級，或稱為多米諾級，其被重新安排成為“無管腳”(footless)的配置且估算邏輯104置換為估算邏輯301。元件P1和N2是估算元件互補(bǔ)對，其連接于輸出TOP信號(hào)的節(jié)點(diǎn)105。此例中，N2的漏極連接至節(jié)點(diǎn)105而其源極連接至估算邏輯301的頂端或上方。估算邏輯301的底端或下方接地。此連接方式，估算邏輯301位于P1/N2堆迭的底部而非在P1和N2之間。其運(yùn)作基本上類似圖1，且圖2的時(shí)序圖對于非反相多米諾寄存器300也成立。
估算邏輯301基本上可與估算邏輯104有相同的配置。但是，如同本領(lǐng)域的技術(shù)人員理解的，估算邏輯301可采用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS，Complementary Metal Oxide Semiconductor)邏輯以取代N型溝道邏輯，而同樣地，圖2的時(shí)序圖仍然成立。CMOS邏輯比N型溝道邏輯有明顯較佳的輸入電平噪聲裕度，因此，在多米諾級使用CMOS邏輯使得非反相多米諾寄存器300的輸入電平噪聲裕度明顯優(yōu)于非反相多米諾寄存器100。
非反相多米諾寄存器100和300若在諸如90納米SOI或類似的高漏電或高噪聲制程中實(shí)施，則二者皆會(huì)有漏電效應(yīng)。當(dāng)電路縮小至90納米時(shí)會(huì)引入漏電相關(guān)問題?？s小化的制程因通道長度縮短而會(huì)有較高的漏電效應(yīng)。因此，為了在寄存器100和300的儲(chǔ)存級的節(jié)點(diǎn)107寫入一新的狀態(tài)，必須壓制反饋反相器內(nèi)的一個(gè)弱元件(例如，在反相器109B內(nèi)，用以改變至低電平狀態(tài)的一弱P型溝道器件和用以改變至高電平狀態(tài)的一弱N型溝道器件)。壓制元件的代價(jià)是減慢速度和消耗電流。此外，在高漏電或高噪聲的制程中，反饋反相器109B內(nèi)的弱N型和弱P型元件必須做得較大，以在漏電或噪聲情況下維持輸出節(jié)點(diǎn)的狀態(tài)。
請注意，儲(chǔ)存節(jié)點(diǎn)107(信號(hào)QII)在CLK信號(hào)是低電平時(shí)被與輸入級隔離。除了維持電路反饋反相器109B(其包含內(nèi)部的弱N型和弱P型元件(未顯示于圖中))以外，并無任何驅(qū)動(dòng)QII信號(hào)的裝置。但是，由于縮小制程所造成的較大漏電效應(yīng)，大量的漏電流流過P2和N3元件。因此，反相器109B內(nèi)的N型和P型元件必須夠大以克服該漏電。例如，假如QII信號(hào)是高電平，漏電發(fā)生于N3和N4到接地的通道，則反相器109B內(nèi)的P型元件必須大到足以供應(yīng)足夠的電流，以克服該漏電而維持QII信號(hào)于高電平。在高漏電或高電流的制程中有元件關(guān)閉時(shí)，需要使用更大的元件以維持狀態(tài)?；旧鲜褂幂^大的元件即降低其性能，因?yàn)楫?dāng)寫入一新狀態(tài)時(shí)，需要壓制維持狀態(tài)的較大元件以轉(zhuǎn)換狀態(tài)。為了補(bǔ)償速度的降低，也須增大儲(chǔ)存級元件P2、N3和N4，以驅(qū)動(dòng)新狀態(tài)而壓制由維持電路反饋反相器109B內(nèi)的大元件所維持的原狀態(tài)。較大的元件在集成電路中耗費(fèi)可觀的空間。
圖4是依據(jù)本發(fā)明的一示范性實(shí)施例實(shí)現(xiàn)、運(yùn)用改進(jìn)維持電路的另一非反相多米諾寄存器400的電路圖。非反相多米諾寄存器400包含接續(xù)至儲(chǔ)存級和輸出級的多米諾級。寄存器400的多米諾級和儲(chǔ)存級的初始部分類似寄存器100相對的部分。寄存器400的維持電路則被修改以增進(jìn)性能，其消除了壓制元件的需要并降低速度和電流的犧牲。該多米諾級包含堆迭式P型通道和N型溝道器件P1和N2以及估算邏輯104。如同前例，元件P1和N2是估算裝置互補(bǔ)對，其于電壓源VDD和地之間分別連接估算邏輯104的兩端。P1的源極連接至VDD而其漏極連接至輸出TOP信號(hào)的節(jié)點(diǎn)105。估算邏輯104連接于節(jié)點(diǎn)105和N2的漏極之間，N2的源極接地。輸入時(shí)鐘信號(hào)由節(jié)點(diǎn)101輸入P1、N2和N3的柵極。一組N重節(jié)點(diǎn)103提供N個(gè)輸入數(shù)據(jù)信號(hào)至估算邏輯104。如同前例，輸出TOP信號(hào)的節(jié)點(diǎn)105連接至元件P2和N4的柵極。儲(chǔ)存級的初始部分基本上一樣是含堆迭式元件P2、N3和N4的寫入級。P2的源極連接至VDD而漏極連接至輸出第一初級輸出信號(hào)QII的節(jié)點(diǎn)107。N3的漏極連接至節(jié)點(diǎn)107而源極連接至N4的漏極，N4的源極接地。
非反相多米諾寄存器400的儲(chǔ)存級包括含有元件P3、P4和N5的寫入級，和含有元件P3、P4、N3和反相器401的維持級。儲(chǔ)存級接續(xù)至輸出級，其包含如實(shí)施例所示的雙輸入與非門(NAND gate)403。此例中，P3的源極連接至VDD而漏極連接至P4的源極，P4的漏極于節(jié)點(diǎn)107連接N5的漏極。N5的源極連接至N4的漏極和N3的源極。提供CLK信號(hào)的節(jié)點(diǎn)101連接至P4的柵極。發(fā)出信號(hào)QII的節(jié)點(diǎn)107連接至反相器401的輸入端，反相器401的輸出端連接至發(fā)出第二初級輸出信號(hào)QI的節(jié)點(diǎn)111。節(jié)點(diǎn)111連接至P3和N5的柵極且接至與非門403的一輸入端。輸出TOP信號(hào)的節(jié)點(diǎn)105連接至與非門403的另一輸入端，與非門403的輸出為輸出信號(hào)Q。
圖2的時(shí)序圖基本上適用于非反相多米諾寄存器400，僅在時(shí)序上有極小的差異，于此處忽略此時(shí)序上的差異和一些小延遲(譬如忽略通過反相器401和與非門403的延遲)。同樣地，假設(shè)信號(hào)QII初始為低電平而將被設(shè)為高電平。參見圖2，在T0時(shí)，CLK、Q、和QII信號(hào)初始為低電平而信號(hào)QI為高電平。由于CLK信號(hào)為低電平，P1導(dǎo)通而TOP信號(hào)預(yù)充電至高電平而導(dǎo)通N4。因?yàn)镼I和TOP信號(hào)二者均為高電平，在與非門403輸出端的信號(hào)Q初始為低電平。CLK信號(hào)為低電平而QI信號(hào)為高電平，所以N5導(dǎo)通，P3關(guān)閉，而P4導(dǎo)通。因此，此例中，N5和N4均導(dǎo)通，提供節(jié)點(diǎn)107一“低電平”狀態(tài)的維持通道至地，其將信號(hào)QII維持于低電平。當(dāng)?shù)诙跫壿敵龉?jié)點(diǎn)111和預(yù)充電節(jié)點(diǎn)105二者皆為高電平時(shí)，該低電平維持通道被致能，否則被禁能。
當(dāng)CLK信號(hào)于時(shí)間T1變成高電平時(shí)，N2導(dǎo)通而估算邏輯104得以開始估算其DATA運(yùn)算對象。如同前例，代表輸入DATA運(yùn)算對象的DATAN信號(hào)顯示起始值為高電平，其使得估算邏輯104將節(jié)點(diǎn)105連接至N2的漏極。其又使得信號(hào)TOP經(jīng)由N2被拉至低電平。TOP信號(hào)變成低電平致使與非門403大約于T1時(shí)將Q設(shè)為高電平(經(jīng)過與非門403的短暫延遲)。同時(shí)，TOP信號(hào)變成低電平而關(guān)閉N4，因此禁能自N5經(jīng)由N4至地的低電平維持通道。且TOP信號(hào)變成低電平導(dǎo)通P2，使得信號(hào)QII大約于T1時(shí)被拉至高電平。當(dāng)信號(hào)QII于T1被變成高電平時(shí)，反相器401將信號(hào)QI拉至低電平，導(dǎo)通P3并關(guān)閉N5。信號(hào)QI為低電平時(shí)，輸出信號(hào)Q維持在低電平。
此例中，經(jīng)由N5的低電平維持通道被禁能，因?yàn)門OP信號(hào)為低電平時(shí)N4被關(guān)閉。且由于N4被關(guān)閉，P2無須壓制N5以將信號(hào)QII拉至高電平。當(dāng)信號(hào)QII是低電平而為了響應(yīng)估算(將TOP信號(hào)拉至低電平)被拉至高電平時(shí)，低電平維持通道一定被禁能(因?yàn)镹4是關(guān)閉的)，其使得儲(chǔ)存級的寫入級不需壓制一維持元件。
CLK信號(hào)在時(shí)間T2變成低電平，TOP信號(hào)再次預(yù)充電至高電平。同時(shí)，在時(shí)間T2，P4被導(dǎo)通，而提供從節(jié)點(diǎn)107經(jīng)由P4和P3到VDD的一“高電平”狀態(tài)維持通道，由此將信號(hào)QII維持于高電平。當(dāng)預(yù)充電節(jié)點(diǎn)105和第二初級輸出節(jié)點(diǎn)111二者皆為低電平時(shí)，高電平維持通道被致能，否則其被禁能。因此，信號(hào)QII維持于高電平，其又維持QI于低電平，以使得TOP信號(hào)于時(shí)間T2變成高電平時(shí)維持輸出信號(hào)Q的狀態(tài)。TOP信號(hào)的高電平于大約T2時(shí)又將N4導(dǎo)通，但是因?yàn)樾盘?hào)QI是低電平，N5關(guān)閉，因此在此周期的剩余期間，該低電平維持通道被關(guān)閉或禁能。
DATAN信號(hào)于時(shí)間T3變成低電平，CLK信號(hào)于時(shí)間T4變成高電平而DATAN信號(hào)仍是低電平，因此估算邏輯不成立。因此TOP信號(hào)于時(shí)間T4維持于高電平使得N4維持導(dǎo)通。CLK信號(hào)變成高電平后關(guān)閉P4且導(dǎo)通N3。從節(jié)點(diǎn)107至VDD的高電平維持通道被禁能，因?yàn)镻4關(guān)閉，而N3和N4皆導(dǎo)通使得信號(hào)QII拉至低電平。由于P4關(guān)閉，N3和N4無須壓制包括弱維持元件在內(nèi)的任何元件，以將QII拉至低電平。因?yàn)楣浪氵壿嫴怀闪⒍鳴II信號(hào)從高電平被拉回低電平時(shí)(此時(shí)TOP信號(hào)停留于高電平)，高電平維持通道必定被禁能(因?yàn)镻4關(guān)閉)，其使得儲(chǔ)存級的寫入級無需壓制一維持元件。QII信號(hào)變成低電平使得反相器401大約于時(shí)間T4時(shí)將QI拉至高電平。由于QI和TOP信號(hào)皆為高電平，與非門403大約于時(shí)間T4時(shí)將Q拉至低電平。同時(shí)，QI的高電平導(dǎo)通N5而關(guān)閉P3，使得高電平維持通道被禁能，而經(jīng)由N5和N4的低電平維持通道則重新被致能。當(dāng)CLK信號(hào)于時(shí)間T5變成低電平，N3被關(guān)閉，但QII信號(hào)通過低電平維持通道被維持于低電平，因?yàn)镹5和N4維持導(dǎo)通。TOP和QI信號(hào)皆維持于高電平，其使得CLK周期殘余期間，Q信號(hào)維持于低電平。
非反相多米諾寄存器400運(yùn)用改進(jìn)的技術(shù)以禁能弱維持反饋元件，其使得當(dāng)寫入一新的狀態(tài)時(shí)，維持元件內(nèi)部的強(qiáng)勢元件無需被壓制。因此，P3和N5元件尺寸較大，以克服漏電來維持狀態(tài)，但是并不影響速度，因?yàn)楫?dāng)寫入一新的狀態(tài)至儲(chǔ)存節(jié)點(diǎn)107(信號(hào)QII)時(shí)，P3和N5被禁能。當(dāng)寫入一新的狀態(tài)于信號(hào)QII時(shí)，不需壓制反饋維持電路，故元件P2和N3可以是正常尺寸的元件。非反相多米諾寄存器400的“維持”元件僅被致能以儲(chǔ)存狀態(tài)。更確切地說，反饋元件僅被致能以維持狀態(tài)，而寫入新狀態(tài)時(shí)則被禁能。
圖5是另一無管腳非反相多米諾寄存器500的電路圖，其運(yùn)用寄存器400的改進(jìn)式維持級并依據(jù)本發(fā)明的另一示范性實(shí)施例進(jìn)行實(shí)現(xiàn)。非反相多米諾寄存器500基本上類似非反相多米諾寄存器400，但是其包含堆迭式P型溝道和N型溝道器件P1和N2、以及估算邏輯104的邏輯估算輸入級，或稱為多米諾級，其被重新安排成“無管腳”形式且估算邏輯104置換為估算邏輯301。寄存器400到500的改變類似寄存器100到300的改變。以此方式，非反相多米諾寄存器500的估算邏輯301可采用互補(bǔ)金屬氧化物半導(dǎo)體邏輯以取代N型溝道邏輯，同樣地仍然適用圖2的時(shí)序圖。如前所述，互補(bǔ)金屬氧化物半導(dǎo)體邏輯具有明顯優(yōu)于N型溝道邏輯的輸入電平噪聲裕度，因此，當(dāng)使用互補(bǔ)金屬氧化物半導(dǎo)體邏輯于其多米諾級時(shí)，非反相多米諾寄存器500具有稍優(yōu)于非反相多米諾寄存器400的輸入電平噪聲裕度。
依據(jù)本發(fā)明的一實(shí)施例實(shí)現(xiàn)的非反相多米諾寄存器具有比傳統(tǒng)技術(shù)快速的時(shí)鐘至輸出時(shí)間，且未犧牲輸出信號(hào)Q的穩(wěn)定性。此外，儲(chǔ)存級可進(jìn)一步改進(jìn)以允許在高漏電環(huán)境中應(yīng)用較小較快的元件，否則需使用較大較慢的元件來壓制強(qiáng)勢維持元件。這使得非反相多米諾寄存器可實(shí)施于諸如90納米SOI或類似的高漏電或高噪聲制程，而不會(huì)因漏電因素導(dǎo)致性能的降低。因此，縮小制程的好處，包括尺寸、電壓、功率消耗的降低等等，均可在不導(dǎo)致性能降低的前提下獲得。
本領(lǐng)域的技術(shù)人員應(yīng)可自上述參照圖2至5的本發(fā)明的各種實(shí)施例注意到，所有實(shí)例的數(shù)據(jù)維持時(shí)間均為在節(jié)點(diǎn)101的時(shí)鐘信號(hào)CLK的占空比(dutycycle)的函數(shù)。更明確地說，在節(jié)點(diǎn)103的數(shù)據(jù)信號(hào)DATAN在時(shí)鐘信號(hào)CLK維持于高電平的時(shí)間內(nèi)必需維持在特定的電平。若信號(hào)DATAN在信號(hào)CLK高電平期間改變狀態(tài)，該狀態(tài)的改變將傳遞至輸出端Q。本發(fā)明人也注意到，在某些寄存器的應(yīng)用需要用到本發(fā)明實(shí)施例的對于DATAN有極小維持時(shí)間的需求。因此，本發(fā)明的一脈沖時(shí)鐘實(shí)施例將在以下配合圖6說明，其中該實(shí)施例設(shè)計(jì)成有極小的數(shù)據(jù)維持時(shí)間。
參見圖6，其依據(jù)具有極小維持時(shí)間的實(shí)施例以說明圖1、3、4和5的非反相多米諾寄存器的運(yùn)作時(shí)序圖600。如同參照圖2的討論，CLK、DATAN、TOP、QII、QI、和Q信號(hào)均相對于時(shí)間的變化描繪。圖中的相對信號(hào)轉(zhuǎn)移時(shí)間為預(yù)估值并且延遲時(shí)間已被忽略。DATAN以單一信號(hào)代表N個(gè)DATA信號(hào)整體。當(dāng)數(shù)據(jù)信號(hào)整體狀態(tài)使得估算邏輯104的邏輯成立時(shí)，DATAN信號(hào)于圖中顯示被設(shè)為高電平而使得TOP信號(hào)拉至低電平，當(dāng)估算邏輯104的邏輯不成立時(shí)，DATAN信號(hào)顯示被設(shè)為低電平，其將TOP信號(hào)維持于高電平。在時(shí)間T0，CLK信號(hào)初始為低電平，N2被關(guān)閉而P1導(dǎo)通，其使得多米諾級將TOP信號(hào)預(yù)充電至高電平。TOP信號(hào)預(yù)充電至高電平是為了在CLK信號(hào)的上升沿時(shí)使得估算邏輯104準(zhǔn)備估算DATAN信號(hào)，其中的DATAN信號(hào)初始為高電平。預(yù)先充電的TOP信號(hào)導(dǎo)通N4和N6。QII信號(hào)停留于其前一狀態(tài)(圖中顯示其初始值為邏輯低電平狀態(tài))且通過維持電路109維持其狀態(tài)。QI信號(hào)初始為將N5導(dǎo)通的高電平，其使得輸出信號(hào)Q經(jīng)由N5和N6元件于初始時(shí)下拉為低電平。
時(shí)間在T1時(shí)，CLK信號(hào)變成高電平，其使得TOP信號(hào)放電至低電平，因?yàn)镈ATA N信號(hào)是高電平。具體地，此時(shí)N2被導(dǎo)通而估算邏輯104成立，經(jīng)由N2接地將TOP拉至低電平。QII信號(hào)經(jīng)由P2拉至高電平而Q輸出信號(hào)經(jīng)由P4拉至高電平。QII和Q信號(hào)大約在時(shí)間T1同時(shí)拉至高電平，而QI信號(hào)經(jīng)由反相器109A拉至低電平。位于維持電路109輸出端的反相狀態(tài)QI信號(hào)驅(qū)動(dòng)元件P3和N5。當(dāng)QI信號(hào)在高電平，P3關(guān)閉而N5導(dǎo)通；而當(dāng)QI信號(hào)在低電平，P3導(dǎo)通而N5關(guān)閉。隨后在時(shí)間T2，CLK信號(hào)變成低電平，TOP信號(hào)又再一次預(yù)充電至高電平。P2和N3關(guān)閉使得節(jié)點(diǎn)107不被驅(qū)動(dòng)至任何狀態(tài)。但是，通過維持電路109的運(yùn)作，QII和QI信號(hào)各自停留于原來的狀態(tài)，因此，在剩余的半個(gè)CLK周期，QII信號(hào)停留于高電平而QI信號(hào)停留于低電平。
于時(shí)間T3，DATA N信號(hào)于圖中顯示變成低電平而CLK信號(hào)仍是低電平；于時(shí)間T4，CLK信號(hào)被設(shè)為高電平而DATAN信號(hào)為低電平。估算邏輯104不成立，因此當(dāng)CLK為高電平時(shí)TOP停留于高電平。CLK和TOP信號(hào)分別導(dǎo)通元件N3和N4，因此QII信號(hào)大約在T4時(shí)被設(shè)為低電平，其又經(jīng)由反相器109A將QI信號(hào)拉至高電平。高電平的TOP信號(hào)使N6維持導(dǎo)通。QI信號(hào)導(dǎo)通N5而關(guān)閉P3，其使得信號(hào)Q經(jīng)由N5和N6拉至低電平。CLK信號(hào)隨后于時(shí)間T5變成低電平而再次將TOP信號(hào)拉至高電平。通過維持電路109的運(yùn)作，QII和QI信號(hào)各自的狀態(tài)維持不變。由于QI信號(hào)使N5維持導(dǎo)通而TOP信號(hào)使N6維持導(dǎo)通，信號(hào)Q在CLK信號(hào)殘余的周期均停留于低電平。
當(dāng)估算邏輯104成立而將TOP信號(hào)放電至低電平，信號(hào)Q響應(yīng)CLK信號(hào)的上升沿而相當(dāng)快速地由低電平轉(zhuǎn)移至高電平。造成輸出轉(zhuǎn)移的元件N2和P4之間具有一可忽略的延遲。當(dāng)估算邏輯104不成立而將TOP信號(hào)維持于高電平時(shí)，信號(hào)Q響應(yīng)CLK信號(hào)的上升沿而經(jīng)由元件N3、N5和反相器109A之間的可忽略延遲后，信號(hào)Q由高電平轉(zhuǎn)移至低電平。通過以相當(dāng)小的元件(有極小的電容)制成反相器109A，來最小化反相器109A的延遲，因?yàn)槠浼炔恍枰蟮某叽缫膊槐赜芯彌_器的功能。本領(lǐng)域的技術(shù)人員應(yīng)能領(lǐng)會(huì)，非反相多米諾寄存器100的輸出信號(hào)Q響應(yīng)CLK信號(hào)變化的信號(hào)轉(zhuǎn)移是相當(dāng)快速的。對于需要非反相輸出的應(yīng)用，非反相多米諾寄存器100的眾多優(yōu)勢中包含比傳統(tǒng)技術(shù)更佳的數(shù)據(jù)輸出速度。只要在非反相多米諾寄存器100加入輸出反相器/緩沖器(未顯示于圖中)，即可將其轉(zhuǎn)變?yōu)榉聪喽嗝字Z寄存器。
圖2和圖6的時(shí)序圖的唯一差異在于，圖1、3、4和5的非反相多米諾寄存器的節(jié)點(diǎn)101連接至脈沖時(shí)鐘信號(hào)CLK，而不是連接至近似對稱的時(shí)鐘信號(hào)CLK。因此，相對于圖2的實(shí)施例，數(shù)據(jù)信號(hào)DATA N的維持時(shí)間需求明顯較低。在一實(shí)施例中，脈沖時(shí)鐘信號(hào)CLK的占空比小于或等于百分之10。比較圖2和圖6的實(shí)施例可發(fā)現(xiàn)，圖6中T1(此時(shí)CLK信號(hào)變高電平)到T3(此時(shí)DATA N信號(hào)的狀態(tài)可開始改變)之間的時(shí)間比圖2相對應(yīng)的時(shí)間顯著地減少。本發(fā)明的此實(shí)施例適用于維持時(shí)間的極小化。
還可發(fā)現(xiàn)，由于DATA N信號(hào)的狀態(tài)允許被傳遞至輸出端Q，當(dāng)節(jié)點(diǎn)101連接至近似對稱的鎖存時(shí)鐘CLK時(shí)，如圖1、3、4和5的配置也可作為N型多米諾鎖存器的實(shí)施例，其中節(jié)點(diǎn)103接收鎖存數(shù)據(jù)DATAN。鎖存數(shù)據(jù)DATAN可由前置的多米諾電路提供，該電路需要鎖存功能。由于經(jīng)由節(jié)點(diǎn)105至輸出信號(hào)Q的加速放電通道，圖1、3、4和5的電路有利于被用做N型多米諾鎖存器實(shí)施例，其允許有到目前為止最多的多米諾電路串聯(lián)于節(jié)點(diǎn)103之前。以下將配合圖7說明此N型多米諾鎖存器實(shí)施例。
參見圖7，其顯示本發(fā)明的N型多米諾鎖存器實(shí)施例的時(shí)序圖。為了運(yùn)用圖1、3、4和5的電路做為N型多米諾鎖存器的實(shí)施例，必須將節(jié)點(diǎn)101連接至近似對稱的鎖存時(shí)鐘信號(hào)CLK。在一實(shí)施例中，該鎖存時(shí)鐘信號(hào)CLK具有40％至60％的占空比。概言之，CLK信號(hào)為高電平期間，開啟一估算窗口(evaluation window)，其中可以改變DATAN信號(hào)且輸出Q將跟隨DATAN信號(hào)變化。但是當(dāng)CLK信號(hào)變?yōu)榈碗娖綍r(shí)，DATAN信號(hào)的狀態(tài)被鎖存，直到CLK回到高電平為止。因此，在T0時(shí)，CLK信號(hào)為低電平而TOP信號(hào)被預(yù)先充電。DATAN信號(hào)現(xiàn)有的狀態(tài)(即其在CLK信號(hào)變?yōu)榈碗娖街暗臓顟B(tài))經(jīng)由信號(hào)QII、QI至輸出信號(hào)Q，被鎖存住。時(shí)間T1時(shí)，CLK信號(hào)回到高電平以開啟一窗口，其允許DATAN信號(hào)的狀態(tài)傳遞至輸出端Q。由于DATAN信號(hào)是低電平，輸出Q維持于低電平。在時(shí)間T2，DATAN信號(hào)變成高電平使得信號(hào)TOP進(jìn)行放電，因此導(dǎo)通P2并使得輸出信號(hào)Q升至高電平。但是在時(shí)間T3，CLK信號(hào)回到低電平，關(guān)閉估算窗口并鎖存DATAN的狀態(tài)，而在此期間維持信號(hào)Q于高電平。DATA N信號(hào)在時(shí)間T3回到低電平，以反映前一多米諾級的狀態(tài)。TOP信號(hào)在時(shí)間T3預(yù)充電，為CLK信號(hào)在時(shí)間T4回到高電平的下一個(gè)估算窗口做準(zhǔn)備。由于DATA N信號(hào)在時(shí)間T4是低電平，因此TOP信號(hào)不放電。因此于時(shí)間T4時(shí)，N3和N4導(dǎo)通，驅(qū)動(dòng)信號(hào)QII至低電平而驅(qū)動(dòng)信號(hào)QI至高電平。因?yàn)樾盘?hào)QI和TOP在時(shí)間T4均為高電平，所以信號(hào)Q被驅(qū)動(dòng)至低電平。在時(shí)間T5，因?yàn)镈ATA N信號(hào)仍是低電平(多米諾級估算不成立)，所以TOP信號(hào)維持于高電平而輸出端Q維持于低電平。在時(shí)間T6，CLK回到低電平，DATAN信號(hào)的狀態(tài)在CLK信號(hào)的低電平期間被鎖存于輸出端Q。
本領(lǐng)域技術(shù)人員也應(yīng)理解，因?yàn)镈ATAN信號(hào)通常在CLK信號(hào)變成低電平時(shí)回到低電平，在一N型多米諾鎖存器實(shí)施例中，元件N2可自電路中移除，其可增進(jìn)該電路的速度。
接著參見圖8，其顯示依據(jù)本發(fā)明的P型多米諾電路800的電路圖。P型多米諾電路800可作為一優(yōu)于現(xiàn)有技術(shù)的鎖存或寄存器，其細(xì)節(jié)將配合圖9和圖10詳細(xì)說明。本發(fā)明人同時(shí)也認(rèn)識(shí)到，解決關(guān)于P型多米諾輸出鎖存器和寄存器的較慢時(shí)鐘至輸出時(shí)間問題的需要。因此，基于其連接的時(shí)鐘信號(hào)和數(shù)據(jù)輸入的形式，發(fā)展出可用作為鎖存器或寄存器的P型多米諾輸出電路800。
P型多米諾電路800的配置和運(yùn)作類似前述配合圖1-7說明的N型多米諾電路的運(yùn)作，只是一些信號(hào)和信號(hào)狀態(tài)以反相運(yùn)作，詳見后述。P型多米諾電路800包含三級，即估算級、鎖存級和輸出級。估算級由P型溝道器件P1、N型溝道器件N1和反相器U1所構(gòu)成。鎖存級由連接成堆迭架構(gòu)的P型溝道器件P2和P3以及N型溝道器件N2所構(gòu)成。輸出級由P型溝道器件P4、N型溝道器件N3和N4、反相器U2和雙輸入或非門(NOR gate)U3所構(gòu)成。時(shí)鐘或相位信號(hào)PH1B在節(jié)點(diǎn)801輸入P1、N1、P3和N3的柵極。N1的源極接地(相對于電壓源VDD)且其漏極連接至預(yù)充電節(jié)點(diǎn)805，節(jié)點(diǎn)805上的預(yù)充電信號(hào)為TOPB。P1的漏極連接至節(jié)點(diǎn)805且其源極連接至反相器U1的輸出，反相器U1的輸入連接至節(jié)點(diǎn)803，節(jié)點(diǎn)803提供數(shù)據(jù)信號(hào)DB至反相器U1的輸入。
元件P1和N1形成估算元件的互補(bǔ)對，反相器U1構(gòu)成估算數(shù)據(jù)信號(hào)DB的估算邏輯。本領(lǐng)域的技術(shù)人員應(yīng)可理解，輸入估算元件U1可置換為較復(fù)雜的P型邏輯，當(dāng)一個(gè)或多個(gè)數(shù)據(jù)輸入信號(hào)DB的估算為真時(shí)(此時(shí)節(jié)點(diǎn)803包含一組節(jié)點(diǎn)，其提供對應(yīng)的數(shù)據(jù)信號(hào)給較復(fù)雜的估算邏輯)，將P1的源極極拉至高電平。為方便說明，在不脫離本發(fā)明的精神和范圍的前提下，本公開僅以單一數(shù)據(jù)輸入信號(hào)DB和其相對的估算邏輯門U1做示范。此外，如同圖1-4的N型多米諾實(shí)施例，反相器U1(或更復(fù)雜的互補(bǔ)式CMOS估算邏輯)可與元件P1交換位置，以允許更復(fù)雜的互補(bǔ)式估算邏輯架構(gòu)。在此類架構(gòu)中，P1的源極將連接至電壓源VDD。此外，本領(lǐng)域的技術(shù)人員應(yīng)理解，由于反相器U1(或更復(fù)雜的估算邏輯)用來將信號(hào)TOPB快速地由預(yù)充電低電平轉(zhuǎn)移至一高電平，因此本發(fā)明的一實(shí)施例運(yùn)用比例式P型和N型元件(強(qiáng)P型和弱N型元件)，實(shí)現(xiàn)更快的運(yùn)作。因此，當(dāng)U1“估算成立”時(shí)，將使得信號(hào)TOPB從其預(yù)充電的低電平狀態(tài)轉(zhuǎn)移至一高電平狀態(tài)。當(dāng)U1“估算不成立”時(shí)，信號(hào)TOPB則維持于其預(yù)充電的低電平狀態(tài)。
輸出TOPB信號(hào)的節(jié)點(diǎn)805連接至元件P2和N2的柵極和或非門U3的一輸入端。P2的源極連接至VDD而其漏極連接至P3的源極，P3的漏極連接至節(jié)點(diǎn)807，節(jié)點(diǎn)807發(fā)出第一初級輸出信號(hào)QIIB。N2的漏極連接至節(jié)點(diǎn)807而其源極接地。P4的源極連接至VDD而其漏極連接至N3的漏極，N3的源極連接至N4的漏極。N4的源極接地。節(jié)點(diǎn)807連接至由P4和N3的漏極連成的節(jié)點(diǎn)以及反相器U2的輸入，而反相器U2的輸出連接至節(jié)點(diǎn)811，節(jié)點(diǎn)811發(fā)出第二初級輸出信號(hào)QIB。信號(hào)QIB為信號(hào)QIIB經(jīng)過反相器U2的門延遲后的反相邏輯狀態(tài)。節(jié)點(diǎn)811連接至P4和N4的柵極和或非門U3的另一輸入端?；蚍情TU3的輸出為輸出信號(hào)QB。
接著參見圖9，其為P型多米諾電路800應(yīng)用于P型多米諾鎖存器的運(yùn)作時(shí)序圖，其中信號(hào)PH1B、DB、TOPB、QIIB、QIB和QB均針對時(shí)間描繪。時(shí)序圖中有許多簡化。因?yàn)槠浔舜思s略相等，所以將每個(gè)元件(N型元件、P型元件、邏輯門、多路復(fù)用器等等)的延遲時(shí)間視為相等，而所有上升和下降時(shí)間(rise and fall times)也視為相等。此時(shí)序圖包含兩個(gè)PH1B信號(hào)周期。如前所述，為了將P型多米諾電路800用作為P型多米諾寄存器，其需要將節(jié)點(diǎn)801連接至脈沖時(shí)鐘信號(hào)PH1B。在一實(shí)施例中，PH1B信號(hào)具有小于或等于10％的占空比。
在初始時(shí)間T0，信號(hào)QIIB初始為高電平，由于信號(hào)DB為低電平，在PH1B信號(hào)轉(zhuǎn)變?yōu)榈碗娖綍r(shí)，信號(hào)QIIB將被設(shè)為低電平。同時(shí)，在時(shí)間T0，PH1B信號(hào)初始為高電平而信號(hào)QIB為低電平。因?yàn)镻H1B為高電平，N1導(dǎo)通而TOPB預(yù)充電至低電平，所以P2和N3皆導(dǎo)通。由于QIB和TOPB皆為低電平，所以或非門U3輸出端的QB信號(hào)初始為高電平。此時(shí)PH1B為高電平而QIB為低電平，故N4關(guān)閉，N3導(dǎo)通且P4導(dǎo)通。因此，此例中，P4和N3的導(dǎo)通為節(jié)點(diǎn)807提供到VDD的一“高電平”狀態(tài)維持通道，其維持信號(hào)QIIB于高電平。
代表一個(gè)或多個(gè)輸入數(shù)據(jù)運(yùn)算對象的DB信號(hào)初始為低電平，其使得反相器U1將P1的源極拉至高電平。當(dāng)信號(hào)PH1B在時(shí)間T1變成低電平時(shí)，DB信號(hào)為低電平，P1被導(dǎo)通。當(dāng)P1導(dǎo)通，信號(hào)TOPB經(jīng)由P1被拉至高電平。信號(hào)TOPB變成高電平致使或非門U3將QB設(shè)為低電平。同時(shí)，TOPB在時(shí)間T1變成高電平將N2導(dǎo)通，使得信號(hào)QIIB被拉至低電平。信號(hào)QIIB變成低電平使得反相器U2將信號(hào)QIB拉至高電平。QIB的高電平導(dǎo)通N4且關(guān)閉P4。在此PH1B周期的殘余期間，信號(hào)QIB的高電平有效地將QB輸出信號(hào)鎖存于低電平。
在時(shí)間T2，PHIB變成高電平時(shí)，TOPB信號(hào)經(jīng)由N1而再次預(yù)充電至低電平。信號(hào)QIB的高電平維持N4導(dǎo)通，其維持QIIB的低電平和QIB的高電平，以在TOPB變成低電平時(shí)維持QB輸出信號(hào)的狀態(tài)。TOPB變成低電平使P2回到導(dǎo)通狀態(tài)，但是因?yàn)樾盘?hào)PH1B為高電平，P3關(guān)閉以至于信號(hào)QIIB并未拉至高電平。
信號(hào)DB在時(shí)間T3變成高電平以為PH1B信號(hào)的下一個(gè)波形邊緣作準(zhǔn)備，其使得反相器U1將P1的源極拉至低電平。信號(hào)PH1B隨后在時(shí)間T4變成低電平而導(dǎo)通P1。由于DB仍在高電平而P1的源極為低電平，TOPB在時(shí)間T4維持于低電平。信號(hào)PH1B的低電平關(guān)閉N3而導(dǎo)通P3。因?yàn)镹2仍關(guān)閉而P2和P3二者皆導(dǎo)通，所以信號(hào)QIIB被拉至高電平。QIIB的高電平使得反相器U2將QIB拉至低電平。由于QIB和TOPB信號(hào)皆為低電平，因此或非門U3將QB信號(hào)拉至高電平。
圖8的P型多米諾寄存器電路800實(shí)施例即適合估算狀態(tài)的關(guān)鍵時(shí)序通道(critical timing path)，因?yàn)橛糜跀?shù)據(jù)至輸出時(shí)間的估算期間(此時(shí)PH1B為低電平)僅經(jīng)過兩級邏輯門(U1和U3)的延遲。如本文所述將節(jié)點(diǎn)801連接至脈沖時(shí)鐘源PH1B，則連接數(shù)據(jù)信號(hào)DB至節(jié)點(diǎn)803的維持時(shí)間需求將被極小化。例如，圖9的時(shí)序圖中，因?yàn)镈B信號(hào)的狀態(tài)被暫存于QB信號(hào)到下一個(gè)PH1B估算期間，所以DB信號(hào)可在時(shí)間T2(或時(shí)間T5)后的任何時(shí)刻改變狀態(tài)。
由于信號(hào)DB的狀態(tài)在PH1B低電平時(shí)可以一路傳遞至輸出端QB，因此P型多米諾電路800也可以通過連接節(jié)點(diǎn)801至近似對稱的鎖存時(shí)鐘信號(hào)PH1B并連接節(jié)點(diǎn)803至鎖存數(shù)據(jù)DB，將其實(shí)施為P型多米諾鎖存器。鎖存數(shù)據(jù)DB可以由前級需要鎖存功能的多米諾電路提供。由于經(jīng)由節(jié)點(diǎn)805至輸出信號(hào)QB的加速放電通道，圖8的電路有利于被用作為P型多米諾鎖存器實(shí)施例，其允許有到目前為止最多的多米諾電路串聯(lián)于節(jié)點(diǎn)803之前。以下將配合圖10說明此P型多米諾鎖存器實(shí)施例。
參見圖10，其顯示本發(fā)明的P型多米諾鎖存器實(shí)施例的時(shí)序圖。為了運(yùn)用圖8的電路用作為P型多米諾鎖存器的實(shí)施例，必須將節(jié)點(diǎn)801連接至近似對稱的鎖存時(shí)鐘信號(hào)PH1B。在一實(shí)施例中，該鎖存時(shí)鐘信號(hào)PH1B具有40％至60％的占空比。概言之，當(dāng)PH1B信號(hào)為低電平期間，一估算窗口被開啟，其中DB信號(hào)可以改變，而輸出信號(hào)QB將跟著DB信號(hào)變化。但是當(dāng)PH1B信號(hào)變?yōu)楦唠娖綍r(shí)，信號(hào)DB的狀態(tài)被鎖存，直到PH1B信號(hào)回到低電平。因此，在時(shí)間T0，PH1B信號(hào)為高電平而TOPB信號(hào)被預(yù)充電至低電平。信號(hào)DB現(xiàn)有的狀態(tài)(即其在PH1B信號(hào)變?yōu)楦唠娖街暗臓顟B(tài))經(jīng)由信號(hào)QIIB、QIB至輸出QB，而被鎖存住。在時(shí)間T1時(shí)，PH1B信號(hào)回到低電平，開啟一窗口，其允許DB的狀態(tài)傳遞至輸出端QB。由于DB是高電平，故輸出QB維持于高電平。在時(shí)間T2，DB變成低電平使得信號(hào)TOPB放電至高電平，因此導(dǎo)通N2并使得輸出QB變成低電平。但是在時(shí)間T3，PH1B信號(hào)回到高電平，關(guān)閉估算窗口并鎖存DB的狀態(tài)，而PH1B信號(hào)于此半周期內(nèi)維持QB信號(hào)于低電平。DB信號(hào)在時(shí)間T3回到高電平，反映連接至節(jié)點(diǎn)803之前多米諾級的狀態(tài)。TOPB信號(hào)在時(shí)間T3預(yù)充電至低電位，為PH1B信號(hào)在時(shí)間T4回到低電平的下一個(gè)估算窗口做準(zhǔn)備。由于DB信號(hào)在時(shí)間T4是高電平，因此TOPB信號(hào)不放電。因此在時(shí)間T4，P2和P3導(dǎo)通，驅(qū)動(dòng)QIIB信號(hào)至高電平及QIB信號(hào)至低電平。因?yàn)镼IB和TOBP信號(hào)在時(shí)間T4時(shí)均為低電平，所以QB信號(hào)被驅(qū)動(dòng)至高電平。在時(shí)間T5，因?yàn)镈B信號(hào)仍是高電平(前一多米諾級估算不成立)，所以TOPB信號(hào)維持于低電平而輸出端QB維持于高電平。在時(shí)間T6，PH1B信號(hào)回到高電平，信號(hào)DB的狀態(tài)在PH1B信號(hào)處于高電平期間鎖存于輸出端QB。
本領(lǐng)域的技術(shù)人員也應(yīng)理解，因?yàn)镈B信號(hào)通常在PH1B信號(hào)變成高電平時(shí)回到高電平，所以在P型多米諾鎖存器實(shí)施例中，可自電路800中去除元件P1，進(jìn)而增進(jìn)電路800的速度。
雖然本發(fā)明通過較佳實(shí)施例被詳細(xì)說明，但其他變異的實(shí)施例是可能的。并且，雖然本公開的實(shí)現(xiàn)均通過金屬氧化物半導(dǎo)體(MOS)型的元件(包括CMOS及諸如N型溝道MOS(NMOS)和P型溝道MOS(PMOS)晶體管的類似元件)實(shí)施，但也可以類似方式應(yīng)用于不同或類似的技術(shù)和架構(gòu)，例如雙極(bipolar)或類似元件。最后，本領(lǐng)域技術(shù)人員應(yīng)了解，以本說明書所公開的概念和特定實(shí)施例為基礎(chǔ)，在不偏離由權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，其可容易地進(jìn)行設(shè)計(jì)或修改而提出其他結(jié)構(gòu)以實(shí)現(xiàn)本發(fā)明的目的。
權(quán)利要求
1.一種多米諾鎖存器，包括多米諾級，其連接至一近乎近似對稱的時(shí)鐘信號(hào)，并且依據(jù)至少一數(shù)據(jù)信號(hào)的狀態(tài)和該近似對稱的時(shí)鐘信號(hào)以估算一邏輯函數(shù)，其中該多米諾級于該近似對稱的時(shí)鐘信號(hào)是第二電平時(shí)將一預(yù)充電節(jié)點(diǎn)預(yù)充至第一電平，而于該近似對稱的時(shí)鐘信號(hào)是第一電平且該邏輯函數(shù)成立時(shí)，將該預(yù)充電節(jié)點(diǎn)放電至第二電平狀態(tài)，且于該近似對稱的時(shí)鐘信號(hào)是第一電平且該邏輯函數(shù)不成立時(shí)，維持該預(yù)充電節(jié)點(diǎn)在第一電平，其中當(dāng)該近似對稱的時(shí)鐘信號(hào)是第一電平時(shí)，該至少一數(shù)據(jù)信號(hào)的鎖存狀態(tài)被提供給該多米諾級；寫入級，其連接至所述多米諾級并響應(yīng)所述近似對稱的時(shí)鐘信號(hào)，假如所述預(yù)充電節(jié)點(diǎn)轉(zhuǎn)變?yōu)榈诙娖?，則將第一初級輸出節(jié)點(diǎn)拉至第一電平，假如該預(yù)充電節(jié)點(diǎn)維持于第一電平，則將該第一初級輸出節(jié)點(diǎn)拉至第二電平；反相器，其輸入端連接至所述第一初級輸出節(jié)點(diǎn)，輸出端連接至第二初級輸出節(jié)點(diǎn)；第一電平維持通道，當(dāng)被致能時(shí)，其維持所述第一初級輸出節(jié)點(diǎn)于第一電平，其中當(dāng)所述近似對稱的時(shí)鐘信號(hào)和所述第二初級輸出節(jié)點(diǎn)皆為第二電平時(shí)，該第一電平維持通道被致能，否則其被禁能；第二電平維持通道，當(dāng)被致能時(shí)，其維持所述第一初級輸出節(jié)點(diǎn)于第二電平，其中當(dāng)所述第二初級輸出節(jié)點(diǎn)和所述預(yù)充電節(jié)點(diǎn)皆為第一電平時(shí)，該第二電平維持通道被致能，否則其被禁能；以及輸出級，其基于所述預(yù)充電節(jié)點(diǎn)和所述第二初級輸出節(jié)點(diǎn)的狀態(tài)提供輸出信號(hào)。
2.如權(quán)利要求1所述的多米諾鎖存器，其中所述多米諾級包含下列電路其中之一第一電路，其包含P型溝道器件，其具有一連接至所述近似對稱的時(shí)鐘信號(hào)的柵極、和一連接于電壓源和所述預(yù)充電節(jié)點(diǎn)之間的源極和漏極；連接至上述預(yù)充電節(jié)點(diǎn)的估算邏輯；以及N型溝道器件，其具有一連接至所述近似對稱的時(shí)鐘信號(hào)的柵極、和一連接于所述估算邏輯和接地端之間的漏極和源極；以及第二電路，其包含N型溝道器件，其具有一連接至所述近似對稱的時(shí)鐘信號(hào)的柵極、和一連接于接地端和所述預(yù)充電節(jié)點(diǎn)之間的源極和漏極；連接至上述預(yù)充電節(jié)點(diǎn)的估算邏輯；以及P型溝道器件，其具有一連接至所述近似對稱的時(shí)鐘信號(hào)的柵極、和一連接于所述估算邏輯和電壓源之間的漏極和源極。
3.如權(quán)利要求1所述的多米諾鎖存器，其中所述多米諾級包含下列電路其中之一第一電路，其包含P型溝道器件，其具有一連接至所述近似對稱的時(shí)鐘信號(hào)的柵極、和一連接于電壓源和所述預(yù)充電節(jié)點(diǎn)之間的源極和漏極；N型溝道器件，其具有一連接至所述近似對稱的時(shí)鐘信號(hào)的柵極、和一連接于所述預(yù)充電節(jié)點(diǎn)的漏極和一源極；以及連接于一電壓源和該P(yáng)型溝道器件的該源極間的估算邏輯；以及第二電路，其包含N型溝道器件，其具有一連接至所述近似對稱的時(shí)鐘信號(hào)的柵極、和一連接于接地端和所述預(yù)充電節(jié)點(diǎn)之間的源極和漏極；P型溝道器件，其具有一連接至所述近似對稱的時(shí)鐘信號(hào)的柵極、一連接于所述預(yù)充電節(jié)點(diǎn)的漏極和一源極；以及連接于一電壓源和該P(yáng)型溝道器件的該源極間的估算邏輯。
4.如權(quán)利要求1所述的多米諾鎖存器，其中所述寫入級包括第一N型溝道器件，其具有一連接至所述預(yù)充電節(jié)點(diǎn)的柵極、和一連接于接地端和所述第一初級輸出節(jié)點(diǎn)間的源極和漏極；第一P型溝道器件，其具有一接收所述近似對稱的時(shí)鐘信號(hào)的柵極、一連接至所述第一初級輸出節(jié)點(diǎn)的漏極和一源極；以及第二P型溝道器件，其具有一連接至所述預(yù)充電節(jié)點(diǎn)的柵極、一連接至該第一P型溝道器件的該源極的漏極和一連接至電壓源的源極。
5.如權(quán)利要求4所述的多米諾鎖存器，其中所述第一電平維持通道包含第二N型溝道器件，其具有一連接至所述第二初級輸出節(jié)點(diǎn)的柵極、一連接至接地端的源極和一漏極；以及第三N型溝道器件，其具有一接收所述近似對稱的時(shí)鐘信號(hào)的柵極、和一連接于該第二N型溝道器件的該漏極和所述第一初級輸出節(jié)點(diǎn)間的源極和漏極。
6.如權(quán)利要求5所述的多米諾鎖存器，其中所述第二電平維持通道包含所述第一N型溝道器件和第三P型溝道器件，該第三P型溝道器件具有一連接至所述第二初級輸出節(jié)點(diǎn)的柵極、和一連接于所述第一初級輸出節(jié)點(diǎn)和所述電壓源間的漏極和源極。
7.如權(quán)利要求1所述的多米諾鎖存器，其中所述寫入級包含第一P型溝道器件，其具有一連接至所述預(yù)充電節(jié)點(diǎn)的柵極、和一連接于電壓源和所述第一初級輸出節(jié)點(diǎn)間的源極和漏極；第一N型溝道器件，其具有一接收所述近似對稱的時(shí)鐘信號(hào)的柵極、一連接至所述第一初級輸出節(jié)點(diǎn)的漏極和一源極；以及第二N型溝道器件，其具有一連接至所述預(yù)充電節(jié)點(diǎn)的柵極、一連接至該第一P型溝道器件的該源極的漏極和一連接至接地端的源極。
8.如權(quán)利要求7所述的多米諾鎖存器，其中所述第二電平維持通道包含第二P型溝道器件，其具有一連接至所述第二初級輸出節(jié)點(diǎn)的柵極、一連接至該電壓源的源極和一漏極；以及第三P型溝道器件，其具有一接收所述近似對稱的時(shí)鐘信號(hào)的柵極、和一連接于該第二P型溝道器件的該漏極和所述第一初級輸出節(jié)點(diǎn)間的源極和漏極。
9.如權(quán)利要求8所述的多米諾鎖存器，其中所述第一電平維持通道包含所述第二N型溝道器件和第三N型溝道器件，該第三N型溝道器件具有一連接至所述第二初級輸出節(jié)點(diǎn)的柵極、和一連接于所述第一初級輸出節(jié)點(diǎn)和所述N型溝道器件的漏極間的漏極和源極。
10.如權(quán)利要求1所述的多米諾鎖存器，其中下列元件之一及其任意組合使用90納米絕緣體上硅制程被制成集成電路所述多米諾級；所述寫入級；所述反相器；所述第一與第二電平維持通道；以及所述輸出級。
11.一種多米諾鎖存電路，包括估算電路，其接收來自信號(hào)源的對稱時(shí)鐘信號(hào)，并于該對稱時(shí)鐘信號(hào)為第二電平時(shí)將第一節(jié)點(diǎn)預(yù)充電至第一電平，且于該對稱時(shí)鐘信號(hào)為第一電平時(shí)估算邏輯函數(shù)以控制該第一節(jié)點(diǎn)的狀態(tài)，其中該邏輯函數(shù)基于一個(gè)以上數(shù)據(jù)信號(hào)進(jìn)行估算，該一個(gè)以上數(shù)據(jù)信號(hào)于該對稱時(shí)鐘信號(hào)為第一電平時(shí)被估算，而于該對稱時(shí)鐘信號(hào)為第二電平時(shí)被鎖存；寫入電路，其連接至所述第一節(jié)點(diǎn)并接收所述對稱時(shí)鐘信號(hào)，并于該對稱時(shí)鐘信號(hào)轉(zhuǎn)變?yōu)榈谝浑娖綍r(shí)，若該第一節(jié)點(diǎn)為第二電平則將第二節(jié)點(diǎn)驅(qū)動(dòng)至第一電平，若該第一節(jié)點(diǎn)維持于第一電平則將該第二節(jié)點(diǎn)驅(qū)動(dòng)至第二電平；反相器，其具有連接至所述第二節(jié)點(diǎn)的輸入端、和連接至第三節(jié)點(diǎn)的輸出端；維持電路，其連接至所述第二和第三節(jié)點(diǎn)以及該寫入電路，并于該第三節(jié)點(diǎn)和所述對稱時(shí)鐘信號(hào)皆為第二電平時(shí)維持該第二節(jié)點(diǎn)于第一電平，且于該第三節(jié)點(diǎn)和所述第一節(jié)點(diǎn)皆為第一電平時(shí)維持該第二節(jié)點(diǎn)于第二電平；以及輸出電路，其依據(jù)所述第一和第三節(jié)點(diǎn)的狀態(tài)提供輸出信號(hào)。
12.如權(quán)利要求11所述的多米諾鎖存電路，其中所述估算電路包含下列電路之一第一電路，其包含P型溝道器件，其連接至所述第一節(jié)點(diǎn)并接收所述對稱時(shí)鐘信號(hào)，且于該對稱時(shí)鐘信號(hào)是第一電平時(shí)將該第一節(jié)點(diǎn)預(yù)充電至第二電平；邏輯電路，其連接至該第一節(jié)點(diǎn)，并依據(jù)所述一個(gè)以上數(shù)據(jù)信號(hào)估算所述邏輯函數(shù)；以及N型溝道器件，其連接于該邏輯電路和接地端之間，并接收該對稱時(shí)鐘信號(hào)；其中該P(yáng)型溝道器件和該N型溝道器件共同致能該邏輯電路，以于該對稱時(shí)鐘信號(hào)變?yōu)榈诙娖綍r(shí)控制該第一節(jié)點(diǎn)的狀態(tài)；以及第二電路，其包含N型溝道器件，其連接至所述第一節(jié)點(diǎn)并接收所述對稱時(shí)鐘信號(hào)，且于該對稱時(shí)鐘信號(hào)是第二電平時(shí)將該第一節(jié)點(diǎn)預(yù)充電至第一電平；邏輯電路，其連接至該第一節(jié)點(diǎn)，并依據(jù)所述一個(gè)以上數(shù)據(jù)信號(hào)估算所述邏輯函數(shù)；以及P型溝道器件，其連接于該邏輯電路和電壓源之間，并接收該對稱時(shí)鐘信號(hào)；其中該N型溝道器件和該P(yáng)型溝道器件共同致能該邏輯電路，以于該對稱時(shí)鐘信號(hào)變?yōu)榈谝浑娖綍r(shí)控制該第一節(jié)點(diǎn)的狀態(tài)。
13.如權(quán)利要求11所述的多米諾鎖存電路，其中所述估算電路包含下列電路之一第一電路，其包含P型溝道器件，其連接至所述第一節(jié)點(diǎn)并接收所述對稱時(shí)鐘信號(hào)，且于該對稱時(shí)鐘信號(hào)是第一電平時(shí)將該第一節(jié)點(diǎn)預(yù)充電至第二電平；N型溝道器件，其連接至該第一節(jié)點(diǎn)并接收該對稱時(shí)鐘信號(hào)；以及邏輯電路，其連接于該N型溝道器件和接地端之間，并依據(jù)所述一個(gè)以上數(shù)據(jù)信號(hào)估算所述邏輯函數(shù)；其中該P(yáng)型溝道器件和該N型溝道器件共同致能該邏輯電路，以于該對稱時(shí)鐘信號(hào)變?yōu)榈诙娖綍r(shí)控制該第一節(jié)點(diǎn)的狀態(tài)；以及第二電路，其包含N型溝道器件，其連接至所述第一節(jié)點(diǎn)并接收所述對稱時(shí)鐘信號(hào)，且于該對稱時(shí)鐘信號(hào)是第二電平時(shí)將該第一節(jié)點(diǎn)預(yù)充電至第一電平；P型溝道器件，其連接至該第一節(jié)點(diǎn)并接收該對稱時(shí)鐘信號(hào)；以及邏輯電路，其連接于該P(yáng)型溝道器件和電壓源之間，并依據(jù)所述一個(gè)以上數(shù)據(jù)信號(hào)估算所述邏輯函數(shù)；其中該N型溝道器件和該P(yáng)型溝道器件共同致能該邏輯電路，以于該對稱時(shí)鐘信號(hào)變?yōu)榈诙娖綍r(shí)控制該第一節(jié)點(diǎn)的狀態(tài)。
14.如權(quán)利要求11所述的多米諾鎖存電路，其中所述寫入電路包括第一N型溝道器件，其連接至所述第一和第二節(jié)點(diǎn)，并于該第一節(jié)點(diǎn)變?yōu)榈诙娖綍r(shí)將該第二節(jié)點(diǎn)拉至第一電平；第一P型溝道器件，其連接至該第二節(jié)點(diǎn)，并接收所述對稱時(shí)鐘信號(hào)；以及第二P型溝道器件，其連接至該第一P型溝道器件和該第一節(jié)點(diǎn)；其中該第一和第二P型溝道器件于該對稱時(shí)鐘信號(hào)變成第一電平時(shí)，若該第一節(jié)點(diǎn)維持于第一電平則共同將該第二節(jié)點(diǎn)拉至第二電平。
15.如權(quán)利要求14所述的多米諾鎖存電路，其中所述維持電路包括第二和第三N型溝道器件，其共同連接至所述第二和第三節(jié)點(diǎn)，并共同構(gòu)成第一電平狀態(tài)維持通道，在該第三節(jié)點(diǎn)和所述對稱時(shí)鐘信號(hào)皆為第二電平時(shí)，該第一電平狀態(tài)維持通道被致能以將該第二節(jié)點(diǎn)拉至第一電平，否則被禁能；以及第三P型溝道器件，其連接至該第二和第三節(jié)點(diǎn)以及該第二N型溝道器件，其中所述第一N型溝道器件和該第三P型溝道器件共同構(gòu)成第二電平狀態(tài)維持通道，在該第一和第三節(jié)點(diǎn)皆為第一電平時(shí)，該第二電平狀態(tài)維持通道被致能以將該第二節(jié)點(diǎn)拉至第二電平，否則被禁能。
16.如權(quán)利要求11所述的多米諾鎖存電路，其中所述寫入電路包括第一P型溝道器件，其連接至所述第一和第二節(jié)點(diǎn)，并于該第一節(jié)點(diǎn)變?yōu)榈谝浑娖綍r(shí)將該第二節(jié)點(diǎn)拉至第二電平；第一N型溝道器件，其連接至該第二節(jié)點(diǎn)，并接收所述對稱時(shí)鐘信號(hào)；以及第二N型溝道器件，其連接至該第一N型溝道器件和該第一節(jié)點(diǎn)；其中該第一和第二N型溝道器件于該對稱時(shí)鐘信號(hào)變成第二電平時(shí)，若該第一節(jié)點(diǎn)維持于第二電平則共同將該第二節(jié)點(diǎn)拉至第二電平。
17.如權(quán)利要求16所述的多米諾鎖存電路，其中所述維持電路包括第二和第三P型溝道器件，其共同連接至所述第二和第三節(jié)點(diǎn)，并共同構(gòu)成第二電平狀態(tài)維持通道，在該第三節(jié)點(diǎn)和所述對稱時(shí)鐘信號(hào)皆為第一電平時(shí)，該第二電平狀態(tài)維持通道被致能以將該第二節(jié)點(diǎn)拉至第二電平，否則被禁能；以及第三N型溝道器件，其連接至該第二和第三節(jié)點(diǎn)以及該第二N型溝道器件，其中所述第二N型溝道器件和該第三N型溝道器件共同構(gòu)成第二電平狀態(tài)維持通道，在該第一和第三節(jié)點(diǎn)皆為第二電平時(shí)，該第二電平狀態(tài)維持通道被致能以將該第二節(jié)點(diǎn)拉至第一電平，否則被禁能。
18.如權(quán)利要求11所述的多米諾鎖存電路，下列元件之一及其任意組合利用90納米絕緣體上硅制程被制成集成電路所述多米諾級；所述寫入級；所述反相器；所述第一與第二電平維持通道；以及所述輸出級。
19.一種鎖存一個(gè)以上輸入數(shù)據(jù)信號(hào)的方法，其包含當(dāng)近似對稱的時(shí)鐘信號(hào)是第二電平時(shí)將第一節(jié)點(diǎn)預(yù)充電至第一電平；當(dāng)該近似對稱的時(shí)鐘信號(hào)是第一電平時(shí)，依據(jù)該一個(gè)以上輸入數(shù)據(jù)信號(hào)估算一邏輯函數(shù)，以控制該第一節(jié)點(diǎn)的狀態(tài)；當(dāng)該近似對稱的時(shí)鐘信號(hào)是第一電平時(shí)，配合該第一節(jié)點(diǎn)的狀態(tài)控制第二節(jié)點(diǎn)的狀態(tài)；將第三節(jié)點(diǎn)的狀態(tài)定義為該第二節(jié)點(diǎn)的狀態(tài)的反相；當(dāng)該第一和第三節(jié)點(diǎn)皆為第一電平時(shí)，致能第二電平狀態(tài)維持通道以維持該第二節(jié)點(diǎn)于第二電平，否則禁能該第二電平狀態(tài)維持通道；當(dāng)該近似對稱的時(shí)鐘信號(hào)和該第三節(jié)點(diǎn)皆為第二電平時(shí)，致能第一電平狀態(tài)維持通道以維持該第二節(jié)點(diǎn)于第一電平，否則禁能該第一電平狀態(tài)維持通道；以及當(dāng)該近似對稱的時(shí)鐘信號(hào)是第二電平時(shí)，依據(jù)該第一和第三節(jié)點(diǎn)的狀態(tài)鎖存輸出節(jié)點(diǎn)的狀態(tài)。
20.如權(quán)利要求19所述的鎖存一個(gè)以上輸入數(shù)據(jù)信號(hào)的方法，其中所述估算一邏輯函數(shù)以控制該第一節(jié)點(diǎn)的狀態(tài)包含當(dāng)該邏輯函數(shù)成立時(shí)，將該第一節(jié)點(diǎn)拉至第二電平，當(dāng)該邏輯函數(shù)不成立時(shí)，則維持該第一節(jié)點(diǎn)于第一電平。
21.如權(quán)利要求19或20所述的鎖存一個(gè)以上輸入數(shù)據(jù)信號(hào)的方法，其中所述配合該第一節(jié)點(diǎn)的狀態(tài)控制第二節(jié)點(diǎn)的狀態(tài)包含當(dāng)該近似對稱的時(shí)鐘信號(hào)變?yōu)榈谝浑娖綍r(shí)，若該第一節(jié)點(diǎn)拉至第二電平則將該第二節(jié)點(diǎn)拉至第一電平，若該第一節(jié)點(diǎn)維持于第一電平則將該第二節(jié)點(diǎn)拉至第二電平。
全文摘要
一種多米諾鎖存器，包括多米諾級、寫入級、反相器、第一電平維持通道、第二電平維持通道和輸出級。所述多米諾級被連接到近似對稱時(shí)鐘信號(hào)，并且根據(jù)至少一個(gè)數(shù)據(jù)信號(hào)和近似對稱時(shí)鐘信號(hào)的狀態(tài)來估算邏輯函數(shù)，當(dāng)近似對稱時(shí)鐘信號(hào)為第二電平時(shí)，所述多米諾級對一預(yù)充電節(jié)點(diǎn)預(yù)充電至第一電平；當(dāng)近似對稱時(shí)鐘信號(hào)為第一電平而邏輯函數(shù)成立時(shí)，則將該預(yù)充電節(jié)點(diǎn)放電到第二電平狀態(tài)；當(dāng)近似對稱時(shí)鐘信號(hào)為第一電平而邏輯函數(shù)不成立時(shí)，則維持該被充電節(jié)點(diǎn)在第一電平；其中當(dāng)近似對稱時(shí)鐘信號(hào)為第一電平時(shí)，其至少一個(gè)數(shù)據(jù)信號(hào)的鎖存狀態(tài)被提供給多米諾級。
文檔編號(hào)H03K19/017GK1929307SQ20061015438
公開日2007年3月14日 申請日期2006年9月25日 優(yōu)先權(quán)日2005年10月14日
發(fā)明者詹姆斯·R·倫德伯格, 雷蒙德·A·伯特倫 申請人:威盛電子股份有限公司