專利名稱：失調(diào)校正電路和運算放大器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種運算放大器電路的失調(diào)校正(OffsetCorrection)電路，特別涉及一種在TFT-LCD源極驅(qū)動器電路中用于減少因輸出運算放大器電路的制造偏差所導(dǎo)致的隨機的失調(diào)差異的失調(diào)校正電路。
背景技術(shù)：
一般而言，在TFT-LCD驅(qū)動電路中，對顯示用的信號進行數(shù)字處理，并由DA轉(zhuǎn)換電路將該信號轉(zhuǎn)換為與顯示灰階對應(yīng)的模擬電壓從而驅(qū)動液晶面板。近年來，隨著液晶面板不斷地趨于大型化，液晶面板對驅(qū)動電路的負載持續(xù)增大。因此，在一般情況下，就采取了下述的方式，即利用運算放大器將DA轉(zhuǎn)換電路的輸出信號輸入低輸出阻抗的輸出電路并將其轉(zhuǎn)換為該輸出電路的輸出信號，借助于該輸出信號來驅(qū)動液晶面板，其中，該低輸出阻抗的輸出電路是作為電壓輸出電路而形成的。
圖9表示TFT-LCD模塊的結(jié)構(gòu)示例。該TFT-LCD模塊構(gòu)成為通過控制電路102的控制，由多個柵極驅(qū)動器電路103和多個源極驅(qū)動器電路104驅(qū)動液晶面板101。
圖10表示上述源極驅(qū)動器電路104的結(jié)構(gòu)。各源極驅(qū)動器電路104，從控制電路102側(cè)至液晶面板101側(cè)依次具有移位寄存器104a、取樣鎖存器(Sampling Latch)電路104b、保持鎖存器(HoldLatch)電路104c、電平轉(zhuǎn)換器電路104d、DA轉(zhuǎn)換電路104e和輸出放大器104f。
此外，圖11表示TFT-LCD源極驅(qū)動器電路104的一個輸出端的結(jié)構(gòu)示例。在圖11中，以顯示數(shù)據(jù)為6位的情況為例進行說明。關(guān)于取樣鎖存器電路104b、保持鎖存器電路104c、電平轉(zhuǎn)換器電路104d，每1位分別具有1個取樣鎖存器電路、保持鎖存器電路、電平轉(zhuǎn)換器電路。
雖然未進行圖示，根據(jù)在移位寄存器104a內(nèi)傳送的啟動脈沖(Start Pulse)信號，由取樣鎖存器電路104b對各位顯示數(shù)據(jù)進行取樣，在保持鎖存器電路104c中，根據(jù)未圖示的鎖存信號(水平同步信號)對每6位進行鎖存。然后，由電平轉(zhuǎn)換器電路104d對信號電平進行轉(zhuǎn)換。此后，在DA轉(zhuǎn)換電路104e中選擇與顯示數(shù)據(jù)(在此，為6位顯示數(shù)據(jù))對應(yīng)的灰階顯示用電壓，由輸出放大器104f將其輸出到液晶面板101，其中，該輸出放大器104f是由電壓輸出電路構(gòu)成的。
在圖11中，一般而言，移位寄存器104a、取樣鎖存器電路104b、保持鎖存器電路104c是邏輯電路，DA轉(zhuǎn)換電路104e和輸出放大器104f是模擬電路。如上所述，在一般情況下，輸出放大器104f采用由運算放大器構(gòu)成的電壓輸出電路。電平轉(zhuǎn)換器電路104d被設(shè)置在上述邏輯電路與上述模擬電路之間，將邏輯信號的電壓電平轉(zhuǎn)換為液晶顯示用的電壓電平。各TFT-LCD源極驅(qū)動器電路104的LSI(以下，稱為“源極驅(qū)動器LSI”)構(gòu)成為下述，即內(nèi)置有多個圖11所示的電路，各電路的輸出電壓驅(qū)動液晶面板101的各顯示數(shù)據(jù)線。
在用作輸出放大器104f的由運算放大器構(gòu)成的電壓輸出電路中，較為理想的是輸出電壓與輸入電壓相等，但是，在實際的LSI中，由于制造上的偏差，所以，導(dǎo)致在各運算放大器中存在著隨機的差異，這被稱為失調(diào)差異。當(dāng)在源極驅(qū)動器LSI中發(fā)生上述失調(diào)差異時，被施加給液晶面板101的各顯示數(shù)據(jù)線的驅(qū)動電壓就會因顯示數(shù)據(jù)線的不同而各異。液晶面板101根據(jù)被施加給顯示數(shù)據(jù)線的驅(qū)動電壓來控制顯示的亮度，如果驅(qū)動電壓因顯示數(shù)據(jù)線的不同而產(chǎn)生偏差，就會發(fā)生顯示不均勻的現(xiàn)象。因此，在源極驅(qū)動器LSI中，需要將多個液晶驅(qū)動輸出端之間的輸出電壓的偏差控制在較小的范圍內(nèi)以使得不會對顯示造成影響。
關(guān)于在源極驅(qū)動器LSI中內(nèi)置的運算放大器的失調(diào)差異，特性應(yīng)該彼此相同的配對元件之間存在的成品特性的偏差(Mismatch失配)是導(dǎo)致發(fā)生上述失調(diào)差異的主要原因。一般而言，為了減少失調(diào)差異，而將構(gòu)成運算放大器的電路元件的元件尺寸設(shè)置得較大，對集成電路的布圖設(shè)計進行特別的考慮，此外，還追加了用于對運算放大器的失調(diào)進行校正的失調(diào)校正電路。關(guān)于上述失調(diào)校正電路，過去已經(jīng)提出了各種技術(shù)方案。
圖6表示現(xiàn)有技術(shù)的失調(diào)校正電路的第1示例。例如，在日本國專利申請公開特表2004-519969號公報(
公開日2004年7月2日，對應(yīng)于WO02084862)中公開了該第1示例。在圖6中，IN101是同相輸入端(Common Phase Input Terminal)，IN102是反相輸入端(Negative-phase Input Terminal)，OUT101是輸出端，C101是存儲并保持失調(diào)校正電壓的電容。另外，具有兩個開關(guān)元件(SwitchingElement)S101和一個開關(guān)元件S102。此外，在本說明書中，也包括該第1示例在內(nèi)，將運算放大器的輸入端全部記作非反轉(zhuǎn)輸入端(Non-inverting Input Terminal)和反轉(zhuǎn)輸入端(Inverting InputTerminal)，為了方便起見，區(qū)分為用于向非反轉(zhuǎn)輸入端輸入信號的同相輸入端和向反轉(zhuǎn)輸入端輸入信號的反相輸入端。在兩者一致時，將對此進行說明。
在運算放大器111的反轉(zhuǎn)輸入端和反相輸入端IN102之間插入電容C101。另外，開關(guān)元件S101被連接在同相輸入端IN101與電容C101的反相輸入端IN102側(cè)的端之間、以及運算放大器111的輸出端與反轉(zhuǎn)輸入端之間。開關(guān)元件S102被連接在反相輸入端IN102與電容C101之間。并且，由被插入運算放大器111的非反轉(zhuǎn)輸入端與同相輸入端IN101之間的電壓源Voff來表示運算放大器111的失調(diào)電壓(OffsetVoltage)。
失調(diào)校正電路通過交替地反復(fù)下述狀態(tài)來進行失調(diào)校正，即存儲失調(diào)校正電壓的存儲狀態(tài)、作為通常的運算放大器進行動作的狀態(tài)。開關(guān)S101閉合，開關(guān)S102打開，由此，成為存儲狀態(tài)。此時，以與失調(diào)電壓Voff相同的電位對電容C101的兩端進行充電。其后，開關(guān)S101打開、開關(guān)S102閉合，由此，成為通常的動作狀態(tài)。此時，由于電容C101兩端的電位差與Voff相等，所以，失調(diào)電壓被消除。
圖7和圖8表示現(xiàn)有技術(shù)的失調(diào)校正電路的第2示例。圖7為追加了失調(diào)校正電路的CMOS結(jié)構(gòu)的運算放大器電路的示例，圖8為在電壓輸出電路中應(yīng)用了圖7所示的電路的示例。
圖7的運算放大器電路，除同相輸入端IN111(與非反轉(zhuǎn)輸入端一致)和反相輸入端IN112(與反轉(zhuǎn)輸入端一致)之外，還具有失調(diào)校正用的校正輸入端AUX1、AUX2。該運算放大器電路具有下述的結(jié)構(gòu)，即第1差分輸入對和第2差分輸入對以電流鏡電路為共用的有源負載，其中，該第1差分輸入對由NMOS晶體管T102、T103構(gòu)成并以NMOS晶體管T101的漏極電流為偏置電流(Bias Current)，該第2差分輸入對由NMOS晶體管T105、T106構(gòu)成并以NMOS晶體管T104的漏極電流為偏置電流，該電流鏡電路由PMOS晶體管T107、T108構(gòu)成。第1差分輸入對是失調(diào)校正電路的輸入部，NMOS晶體管T102的柵極端與同相輸入端IN111連接，NMOS晶體管T103的柵極端與反相輸入端IN112連接。第2差分輸入對是失調(diào)校正用電壓的輸入部，NMOS晶體管T105的柵極端與一方的校正輸入端AUX1連接，NMOS晶體管T106的柵極端與另一方的校正輸入端AUX2連接。
另外，上述失調(diào)校正電路具有輸出晶體管，該輸出晶體管由PMOS晶體管T110構(gòu)成并以NMOS晶體管T109的漏極電流為偏置電流。PMOS晶體管T110的柵極端與第1差分輸入對的NMOS晶體管T102的漏極端及第2差分輸入對的NMOS晶體管T105的漏極端連接。根據(jù)流入第1差分輸入對的漏極電流和流入第2差分輸入對的漏極電流，確定向PMOS晶體管T110的柵極端施加的電壓，并確定由PMOS晶體管T110的漏極端輸出的電流，其中，該PMOS晶體管T110的漏極端成為失調(diào)校正電路的輸出端OUT111。
在圖8的應(yīng)用示例中，將圖7的失調(diào)校正電路用作運算放大器121，在運算放大器121的周圍，具有三個開關(guān)元件S121；一個開關(guān)元件S122；以及電容C111、C112。圖7的同相輸入端IN111相當(dāng)于運算放大器121的非反轉(zhuǎn)輸入端，圖7的反相輸入端IN112相當(dāng)于運算放大器121的反轉(zhuǎn)輸入端。由被插入運算放大器121的非反轉(zhuǎn)輸入端與電壓輸出電路的輸入端IN121之間的電壓源Voff來表示運算放大器121的失調(diào)電壓。
假設(shè)輸入端IN121與電壓源Voff的連接點為點A、運算放大器121的反轉(zhuǎn)輸入端為點B，則開關(guān)元件S121中的一個被連接在點A與點B之間。另外，開關(guān)元件S122被連接在運算放大器121的輸出端與點B之間。
電容C111被連接在校正輸入端AUX1與GND之間，電容C112被連接在校正輸入端AUX2與GND之間。開關(guān)元件S121的另一個被連接在點A與校正輸入端AUX1之間，余下的一個開關(guān)元件S121被連接在電壓輸出電路的輸出端OUT121與校正輸入端AUX2之間。
接著，說明圖8的電壓輸出電路的動作。
電壓輸出電路通過交替地反復(fù)下述狀態(tài)來進行失調(diào)校正，即存儲失調(diào)校正電壓的存儲狀態(tài)、作為通常的運算放大器進行動作的狀態(tài)。開關(guān)元件S121閉合，開關(guān)元件S122打開，由此，成為失調(diào)校正電壓的存儲狀態(tài)。此時，點A與點B短路而成為相同的電位。向校正輸入端AUX1施加輸入電壓，輸入電壓被存儲在電容C111中。運算放大器121的輸出電壓被反饋給校正輸入端AUX2。運算放大器121在以校正輸入端AUX1、AUX2為差分輸入端的電路中作為電壓輸出器而進行動作，其輸出電壓被存儲在電容C112中。此時，被存儲于電容C112的電壓是在A點與B點的電壓相等時運算放大器121平衡的電壓。
接著，開關(guān)元件S121打開，開關(guān)元件S122閉合，由此，成為通常的動作狀態(tài)。點B通過開關(guān)元件S122與運算放大器121的輸出端即輸出端OUT121短路。點A與點B的電壓變得相等的狀態(tài)被存儲并保持于電容C111、C112中，所以，向與點B短路的輸出端OUT121輸出與點A的電壓相同的電壓，作為電壓輸出器可以得到?jīng)]有失調(diào)電壓的輸出。
另外，關(guān)于失調(diào)校正電路，上述日本國專利申請公開特表2004-519969號公報、日本國專利申請公開特開平4-274605號公報(1992年9月30日公開)、日本國專利申請公開特開平6-3144905號公報(1994年11月8日公開)中提出了各種方案，通過將運算放大器的失調(diào)校正電壓存儲于電容中來進行失調(diào)校正。在上述方案中，雖然電路的結(jié)構(gòu)不同，但是，在原理上，其特征均為下述，即在同相輸入端和反相輸入端短路的狀態(tài)下，對失調(diào)調(diào)整端進行負反饋，以使得運算放大器的輸出電壓在正的電源電壓與負的電源電壓的中間的電位上平衡，并將該電壓存儲在電容中。在上述方法中，通過周期性地反復(fù)下述狀態(tài)來進行失調(diào)校正，即存儲失調(diào)校正電壓的存儲狀態(tài)、作為通常的運算放大器而進行動作的狀態(tài)。
在現(xiàn)有技術(shù)中，增大影響隨機差異的構(gòu)成元件的尺寸從而提高匹配性，另外，還在設(shè)計中對LSI的集成電路的對稱性加以考慮，由此，來減少源極驅(qū)動器LSI的驅(qū)動端之間的失調(diào)差異。在上述方法中，在LSI化了的情況下，將會導(dǎo)致芯片尺寸增大、制造成本上升。
作為減少失調(diào)差異的另外的方法，可以舉出在源極驅(qū)動器LSI中內(nèi)置失調(diào)校正電路的方法?，F(xiàn)有技術(shù)的失調(diào)校正電路具有失調(diào)校正用的電容和開關(guān)元件，其通過將運算放大器的失調(diào)校正電壓存儲于電容中來進行失調(diào)校正。在一般的CMOS結(jié)構(gòu)的LSI中，開關(guān)元件采用MOS-FET。在MOS-FET的開關(guān)元件中，存在著被稱為柵極饋通(GateFeed Through)的現(xiàn)象，即，因柵極信號的電位變化而發(fā)生的經(jīng)由寄生電容等的電荷注入的現(xiàn)象。由于該電荷注入而導(dǎo)致發(fā)生被存儲于失調(diào)校正電容中的電荷量會偏離期待值的現(xiàn)象。為了減小這種影響，有人提出了下述的方案，即除了增大電容，還如現(xiàn)有技術(shù)的失調(diào)校正電路的第2示例所述，借助于差分電路來進行失調(diào)校正電壓的取樣。但是，上述方案均會導(dǎo)致電路規(guī)模增大，在LSI化了的情況下，將會導(dǎo)致芯片尺寸增大、制造成本上升。
進而，被存儲于電容中的電壓是與運算放大器的失調(diào)電壓對應(yīng)的模擬電壓，該電壓隨著時間的經(jīng)過將會因漏電流等而發(fā)生變化，所以，需要對其進行周期性的更新。因此，在使用了電容的方法中，通過交替地反復(fù)下述狀態(tài)來進行失調(diào)校正，即存儲失調(diào)校正電壓的存儲狀態(tài)、作為通常的運算放大器而進行動作的狀態(tài)。在失調(diào)校正電壓的存儲狀態(tài)中，不能作為通常的放大器而進行動作，所以，將會周期性地發(fā)生不能利用輸出信號的期間。
近年來，在實現(xiàn)了大型化的液晶面板中，隨著顯示像素數(shù)的增加，每一像素所能夠利用的顯示電壓的施加時間變得較短，所以，需要進行高速的電壓施加。因此，作為液晶驅(qū)動電路，最好能夠進行連續(xù)的電壓輸出，這將導(dǎo)致很難采用現(xiàn)有技術(shù)的失調(diào)校正電路。作為解決方案，有人提出了這樣的方案，即準(zhǔn)備兩組電路，通過交替地進行失調(diào)校正和輸出驅(qū)動來進行連續(xù)驅(qū)動。但是，由于電路規(guī)模增大了一倍，所以，高成本化就成為難以回避的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種無需進行頻繁的更新、能夠以較小的電路規(guī)模來吸收失調(diào)差異并進行失調(diào)校正的失調(diào)校正電路。
為了實現(xiàn)上述目的，本發(fā)明的失調(diào)校正電路是這樣一種失調(diào)校正電路，即，將在不施行輸出-輸入的反饋的狀態(tài)下非反轉(zhuǎn)輸入端與反轉(zhuǎn)輸入端短路時的運算放大器的輸出電壓轉(zhuǎn)換為2值的邏輯信號并對其進行存儲，使用所存儲的上述邏輯信號對上述輸出電壓的失調(diào)進行校正。
根據(jù)上述發(fā)明，將運算放大器的輸出電壓的失調(diào)轉(zhuǎn)換為2值的邏輯信號并對其進行存儲，使用所存儲的邏輯信號對輸出電壓的失調(diào)進行校正，因此，不需要對模擬電壓進行存儲時的較大的電容和頻繁的更新。另外，由于能夠進行對應(yīng)于各失調(diào)的失調(diào)校正，所以，可以減少失調(diào)的隨機差異。并且，由于無需特別考慮較大的元件尺寸的設(shè)計、LSI的集成電路配置，所以，能夠減小芯片的尺寸，實現(xiàn)低成本化。
根據(jù)上述，可以實現(xiàn)一種無需進行頻繁的更新、能夠以較小的電路規(guī)模來吸收失調(diào)差異并進行失調(diào)校正的失調(diào)校正電路。
為了實現(xiàn)上述目的，本發(fā)明的運算放大器電路是這樣一種運算放大器電路，即，具有運算放大器，具備失調(diào)調(diào)整輸入端；第1開關(guān)元件，用于使上述運算放大器的非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端短路；第2開關(guān)元件，用于根據(jù)反相輸入信號斷開上述運算放大器的反轉(zhuǎn)輸入端；一個或一個以上的鎖存電路，將上述運算放大器的輸出電壓視作2值的邏輯信號并對其進行鎖存，其中，該邏輯信號是由加權(quán)后的失調(diào)校正量量化了的邏輯值；存儲電路，存儲由上述鎖存電路鎖存的上述邏輯信號；以及控制電路，根據(jù)上述存儲電路中所存儲的上述邏輯信號，生成上述運算放大器的失調(diào)校正用信號并將其輸入上述失調(diào)調(diào)整輸入端，對上述輸出電壓的失調(diào)進行校正。
根據(jù)上述發(fā)明，利用第1開關(guān)元件使運算放大器的非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端短路，利用第2開關(guān)元件根據(jù)反相輸入信號斷開運算放大器的反轉(zhuǎn)輸入端，從而得到在運算放大器的輸出電壓中產(chǎn)生失調(diào)的狀態(tài)。鎖存電路將上述輸出電壓、即失調(diào)視作2值的邏輯信號并對其進行鎖存，其中，該邏輯信號是由加權(quán)后的失調(diào)校正量量化了的邏輯值，存儲電路對鎖存電路鎖存的上述邏輯信號進行存儲，控制電路根據(jù)存儲電路中所存儲的邏輯信號，生成運算放大器的失調(diào)校正用信號并將其輸入失調(diào)調(diào)整輸入端，從而，能夠進行失調(diào)校正。
如上所述，將運算放大器的輸出電壓的失調(diào)轉(zhuǎn)換為2值的邏輯信號并對其進行存儲，使用所存儲的邏輯信號對輸出電壓的失調(diào)進行校正，因此，不需要對模擬電壓進行存儲時的較大的電容和頻繁的更新。另外，由于能夠進行對應(yīng)于各失調(diào)的失調(diào)校正，所以，可以減少失調(diào)的隨機差異。并且，由于無需特別考慮較大的元件尺寸的設(shè)計、LSI的集成電路配置，所以，能夠減小芯片的尺寸，實現(xiàn)低成本化。
通過上述，可以實現(xiàn)一種無需進行頻繁的更新、能夠以較小的電路規(guī)模來吸收失調(diào)差異并進行失調(diào)校正的失調(diào)校正電路。
本發(fā)明的其他目的、特征和優(yōu)點在以下的描述中會變得十分明了。此外，以下參照附圖來明確本發(fā)明的優(yōu)點。


圖1表示本發(fā)明的實施方式，是表示具備第1失調(diào)校正電路的運算放大器電路的要部結(jié)構(gòu)的電路框圖。
圖2表示本發(fā)明的實施方式，是表示具備第2失調(diào)校正電路的運算放大器電路的要部結(jié)構(gòu)的電路框圖。
圖3表示本發(fā)明的實施方式，是表示具備第3失調(diào)校正電路的運算放大器電路的要部結(jié)構(gòu)的電路框圖。
圖4是說明圖3的運算放大器電路的失調(diào)校正動作的信號的時序圖。
圖5是表示具有失調(diào)調(diào)整功能的運算放大器的結(jié)構(gòu)示例的電路圖。
圖6表示第1現(xiàn)有技術(shù)，是表示具備失調(diào)校正電路的運算放大器電路的要部結(jié)構(gòu)的電路框圖。
圖7表示第2現(xiàn)有技術(shù)，是表示具備失調(diào)校正電路的運算放大器電路的要部結(jié)構(gòu)的電路框圖。
圖8是表示具備圖7的運算放大器的運算放大器電路的要部結(jié)構(gòu)的電路框圖。
圖9是表示TFT-LCD模塊的結(jié)構(gòu)的框圖。
圖10是表示圖9的TFT-LCD模塊中具備的源極驅(qū)動器電路的結(jié)構(gòu)的框圖。
圖11是表示與圖10的源極驅(qū)動器電路的各源極信號線對應(yīng)的塊的結(jié)構(gòu)的框圖。
具體實施例方式
下面，根據(jù)附圖來說明本發(fā)明的一個實施方式。
圖1表示具備本發(fā)明的實施方式的第1失調(diào)校正電路的運算放大器電路1的結(jié)構(gòu)。
運算放大器電路1，具有運算放大器1a、失調(diào)校正電路2、同相輸入端IN1、反相輸入端IN2和輸出端OUT。另外，運算放大器1a的輸出電壓的失調(diào)是由電壓源Voff來表示的，其中，該電壓源Voff作為表示同相輸入信號的輸入失調(diào)而被插入運算放大器1a的非反轉(zhuǎn)輸入端與同相輸入端IN1之間。因此，雖然在圖中運算放大器1a本身被除去了失調(diào)的原因，但是，實際上，運算放大器1a的內(nèi)部卻包含了失調(diào)的原因。以下，“圖中的運算放大器1a”意指如上所述地插入了電壓源Voff。
同相輸入端IN1是用于向運算放大器1a的非反轉(zhuǎn)輸入端輸入同相輸入信號的端，反相輸入端IN2是用于向運算放大器1a的反轉(zhuǎn)輸入端輸入反相輸入信號的端。
在運算放大器1a中設(shè)置有失調(diào)調(diào)整輸入端OR。
失調(diào)校正電路2，具有開關(guān)元件S1及S2、鎖存電路DL、控制電路2a、鎖存脈沖輸入端CCK、復(fù)位信號輸入端RRESET。
開關(guān)元件(第1開關(guān)元件)S2使運算放大器1a的反轉(zhuǎn)輸入端和非反轉(zhuǎn)輸入端之間短路或斷開。在圖中的運算放大器1a中，開關(guān)元件S1的非反轉(zhuǎn)輸入端側(cè)的一端與電壓源Voff的同相輸入端IN1側(cè)的一端連接。開關(guān)元件(第2開關(guān)元件)S1使運算放大器1a的反轉(zhuǎn)輸入端和反相輸入端IN2之間短路或斷開。
鎖存電路DL是鎖存運算放大器1a的輸出電壓的邏輯電路，由靜態(tài)的邏輯電路構(gòu)成。當(dāng)后述的鎖存脈沖被輸入鎖存脈沖輸入端CCK時，由輸入端D鎖存運算放大器1a的輸出電壓，并由輸出端Q輸出與該輸出電壓對應(yīng)的邏輯值?？刂齐娐?a，將由鎖存電路DL輸出的邏輯值轉(zhuǎn)換為模擬電壓的失調(diào)校正用信號s1，并將其該信號s1輸出到運算放大器1a的失調(diào)調(diào)整輸入端OR。
指示鎖存電路DL進行鎖存動作的鎖存脈沖被輸入鎖存脈沖輸入端CCK。使鎖存電路DL和控制電路2a初始化的復(fù)位脈沖被輸入復(fù)位脈沖輸入端RRESET。復(fù)位脈沖輸入端RRESET與鎖存電路DL的復(fù)位輸入端R及控制電路2a的復(fù)位輸入端RESET連接。
在圖1的運算放大器電路1中，在進行失調(diào)校正時，開關(guān)元件S1打開而開關(guān)元件S2閉合，由此，在不對運算放大器1a施行輸出-輸入的反饋的狀態(tài)下，運算放大器1a的非反轉(zhuǎn)輸入端與反轉(zhuǎn)輸入端短路。另外，向復(fù)位脈沖輸入端RRESET輸入復(fù)位脈沖，進行鎖存電路DL和控制電路2a的初始化。此時，如果運算放大器1a有正的失調(diào)電壓，那么，在運算放大器的開環(huán)增益足夠大的情況下，運算放大器1a的輸出電壓就會上升到正的電源電壓附近并大致飽和。反之，如果運算放大器1a有負的失調(diào)電壓，那么，在運算放大器1a的開環(huán)增益足夠大的情況下，運算放大器1a的輸出電壓就會下降到負的電源電壓附近并大致飽和。
將上述2種輸出電壓視作2值的邏輯信號并使其對應(yīng)于“1”和“0”的邏輯值，向鎖存脈沖輸入端CCK輸入鎖存脈沖，由此，將與運算放大器1a的輸出電壓對應(yīng)的邏輯值鎖存至鎖存電路DL。當(dāng)鎖存電路DL的輸出Q被輸入控制電路2a時，控制電路2a根據(jù)該輸出Q所表示的邏輯值對失調(diào)校正用信號s1進行微調(diào)以減少運算放大器1a的輸出電壓的失調(diào)。在失調(diào)校正用信號s1被輸入失調(diào)調(diào)整輸入端OR后，運算放大器1a向輸出端OUT輸出根據(jù)失調(diào)校正用信號s1對失調(diào)進行了校正的輸出電壓。然后，以必要的次數(shù)反復(fù)對鎖存脈沖輸入端CCK輸入鎖存脈沖并對失調(diào)校正用信號s1進行微調(diào)，由此，能夠?qū)⑦\算放大器1a的輸出電壓的失調(diào)校正到接近于零。在此期間，上述邏輯信號的“1”和“0”的邏輯值按照時序存儲于控制電路2a內(nèi)，失調(diào)校正用信號s1漸漸地發(fā)生變更。在失調(diào)校正電路2中，控制電路2a成為存儲2值的邏輯信號的存儲電路。
如上所述，在失調(diào)校正電路2中，2值的邏輯信號是被加權(quán)后的失調(diào)校正量量化了的邏輯值。這里，當(dāng)失調(diào)處于正向時，鎖存電路DL輸出邏輯值“1”，利用與鎖存的次數(shù)對應(yīng)的加權(quán)，使失調(diào)朝負向移動；當(dāng)失調(diào)處于負向時，鎖存電路DL輸出邏輯值“0”，利用上述加權(quán)，使失調(diào)朝正向移動。該移動量隨著鎖存次數(shù)的增加將會變小。
在完成失調(diào)校正后，當(dāng)開關(guān)元件S2打開、開關(guān)元件S1閉合時，運算放大器1a成為通常的動作狀態(tài)。在進行失調(diào)校正時使用的邏輯信號的數(shù)據(jù)作為邏輯數(shù)據(jù)被存儲于鎖存電路DL或控制電路2a內(nèi)部的未圖示的存儲電路中，在完成一次校正后，繼續(xù)維持該校正動作狀態(tài)。
另外，不對運算放大器1a施行輸出-輸入的反饋的結(jié)果，運算放大器電路1成為跨導(dǎo)放大器，在這種情況下，優(yōu)選輸出端OUT與負載連接的狀態(tài)。如果運算放大器1a存在失調(diào)，則該失調(diào)就會表現(xiàn)為與輸出端OUT輸出的電流的值發(fā)生偏離。因此，連接在后級的負載中所通過的電流確定運算放大器1a的輸出電壓。如果設(shè)計為在運算放大器1a的輸出電壓不存在失調(diào)的情況下輸出級的PMOS晶體管和NMOS晶體管所通過的電流平衡，那么，電流就不會通過負載側(cè)，也就不會發(fā)生什么問題。但是，在除此之外的情況下，由于電流要通過負載側(cè)，如果使輸出端OUT與負載電脫離，就會在輸出端OUT中發(fā)生異常電壓。
圖2表示具備了本發(fā)明的實施方式的第2失調(diào)校正電路的運算放大器電路11的結(jié)構(gòu)。
在圖1的運算放大器電路1中，將失調(diào)校正電路2置換為失調(diào)校正電路12，從而得到圖2的運算放大器電路11。在失調(diào)校正電路2中，將鎖存電路DL置換為鎖存電路DL(n-1)～DL0的n個鎖存電路，并將控制電路2a置換為DA轉(zhuǎn)換電路12a，從而得到圖2的失調(diào)校正電路12。另外，鎖存電路DL(n-1)～DL0是由靜態(tài)的邏輯電路構(gòu)成的。分別向鎖存脈沖輸入端CCK(n-1)～DL0輸入鎖存脈沖，其中，鎖存脈沖輸入端CCK(n-1)～DL0被分別設(shè)置于鎖存電路DL(n-1)～DL0。向復(fù)位輸入端R共用地輸入復(fù)位脈沖，其中，復(fù)位輸入端R被分別設(shè)置于鎖存電路DL(n-1)～DL0。
鎖存電路DL(n-1)～DL0作為n位的鎖存電路進行動作，當(dāng)被分別輸入鎖存脈沖時，由輸入端D鎖存運算放大器1a的輸出電壓，當(dāng)該輸出電壓為正時，從輸出端Q輸出“1”，當(dāng)該輸出電壓為負時，從輸出端Q輸出“0”。在鎖存電路DL(n-1)～DL0的輸出信號Dn-1～D0中，Dn-1為最高位，D0為最低位。這些信號是二進制加權(quán)(Binary-Weighted)的邏輯值。輸出信號Dn-1～D0作為由上述邏輯值構(gòu)成的2值的邏輯信號被輸入DA轉(zhuǎn)換電路12a。
如上所述，在失調(diào)校正電路12中，2值的邏輯信號是由加權(quán)后的失調(diào)校正量所量化了的邏輯值。這里，按照與各位對應(yīng)的加權(quán)來校正失調(diào)，以使得失調(diào)朝負向移動，其結(jié)果，如果剩余的失調(diào)為正向，將邏輯值“1”作為位的值，如果剩余的失調(diào)為負向，將邏輯值“0”作為位的值。另外，在按照與各位對應(yīng)的加權(quán)來校正失調(diào)以使得失調(diào)朝正向移動時，該校正后的結(jié)果，如果剩余的失調(diào)為負向，將邏輯值“1”作為位的值，如果剩余的失調(diào)為失調(diào)為正向，將邏輯值“0”作為位的值。
DA轉(zhuǎn)換電路(控制電路)12a，對數(shù)字的輸出信號Dn-1～D0進行數(shù)模轉(zhuǎn)換，從而產(chǎn)生模擬電壓的失調(diào)校正用信號s2，并將該信號輸入運算放大器1a的失調(diào)調(diào)整輸入端OR。失調(diào)校正用信號s2是所有位的電壓相加后的總和電壓，包括位“1”的電壓，按照位“1”的加權(quán)使得失調(diào)朝負向移動；位“0”的電壓，不使失調(diào)發(fā)生移動。
在圖2的運算放大器電路11中，在進行失調(diào)校正時，開關(guān)元件S2打開而開關(guān)元件S1閉合，由此，在不對運算放大器1a施行輸出-輸入的反饋的狀態(tài)下，運算放大器1a的非反轉(zhuǎn)輸入端與反轉(zhuǎn)輸入端短路。另外，從復(fù)位脈沖輸入端RRESET輸入復(fù)位脈沖，進行鎖存電路DL(n-1)～DL0的初始化，將輸出信號Dn-1～D0全部復(fù)位為“0”。此時，DA轉(zhuǎn)換電路12a輸出與n位的2進制數(shù)“00......0”對應(yīng)的失調(diào)校正用信號s2，并將其供給到失調(diào)調(diào)整輸入端OR。DA轉(zhuǎn)換電路12a被構(gòu)成為相對于“00......0”信號，運算放大器1a的輸出電壓具有最大的正的失調(diào)。此時，運算放大器1a的輸出電壓將上升到正的電源電壓并飽和。
接著，向鎖存脈沖輸入端CCK(n-1)輸入鎖存脈沖，由鎖存電路DL(n-1)鎖存運算放大器1a的輸出電壓。由于運算放大器1a的輸出電壓在正向已經(jīng)飽和，所以，鎖存電路DL(n-1)輸出“1”，DA轉(zhuǎn)換電路12a的輸入信號變化為“10......0”。由于最高位為1，所以，作為DA轉(zhuǎn)換電路12a的輸出信號的失調(diào)校正用信號s2使得運算放大器1a的輸出電壓的失調(diào)在負向移動與最高位相當(dāng)?shù)牧?。此時，如果運算放大器1a的輸出電壓的失調(diào)為正的狀態(tài)，該輸出電壓就會上升到正的電源電壓并飽和，如果運算放大器1a的輸出電壓的失調(diào)變化為負，輸出電壓就會下降到負的電源電壓并飽和。
接著，再次向鎖存脈沖輸入端CCK(n-1)輸入鎖存脈沖，再次由鎖存電路DL(n-1)鎖存運算放大器1a的輸出電壓。這次，根據(jù)運算放大器1a的輸出電壓的失調(diào)的符號，“1”或“0”的任一邏輯值作為DL(n-1)被取入DA轉(zhuǎn)換電路12a。由此，最高位Dn-1被確定為運算放大器1a的輸出電壓的失調(diào)不會變成負的最大的值。即，如果即使在DA轉(zhuǎn)換電路12a的輸入信號為“10......0”的情況下失調(diào)也為正，則Dn-1就被確定為“1”，DA轉(zhuǎn)換電路12a的輸入信號成為“10......0”。如果當(dāng)DA轉(zhuǎn)換電路12a的輸入信號為“10......0”時失調(diào)為負，則Dn-1就被確定為“0”，DA轉(zhuǎn)換電路12a的輸入信號成為“10......0”。
同樣地，通過向鎖存脈沖輸入端CCK(n-2)輸入2次鎖存脈沖，能夠確定Dn-2的校正值，其后，從高位向低位依次確定鎖存的保持?jǐn)?shù)據(jù)，由此，運算放大器12a的輸出電壓的失調(diào)在不會變成負的范圍內(nèi)無限地接近0的狀態(tài)。
在確定了最低位D0的值后，開關(guān)元件S1打開、開關(guān)元件S2閉合，由此，運算放大器1a成為通常的動作狀態(tài)。失調(diào)校正的數(shù)據(jù)作為n位的二進制數(shù)據(jù)被保存在鎖存電路DL(n-1)～DL0中，在完成了一次校正后，持續(xù)維持其狀態(tài)。在失調(diào)校正電路12中，鎖存電路DL(n-1)～DL0成為存儲2值的邏輯信號的存儲電路。
另外，在上述結(jié)構(gòu)中，DA轉(zhuǎn)換電路12a被構(gòu)成為下述，即當(dāng)輸入信號為“00......0”時，運算放大器1a的輸出電壓具有最強的正的失調(diào)。但是，本發(fā)明并不限于此，DA轉(zhuǎn)換電路12a也可以被構(gòu)成為下述，即當(dāng)輸入信號為“00......0”時，運算放大器1a的輸出電壓具有最強的負的失調(diào)。在上述情況下，如果運算放大器1a的輸出電壓有負的失調(diào)，鎖存電路DL(n-1)～DL0的每一個就輸出“1”，DA轉(zhuǎn)換電路12a根據(jù)所對應(yīng)的位，來分配使失調(diào)朝正向移動的電壓即可，而且，如果運算放大器1a的輸出電壓有正的失調(diào)，鎖存電路DL(n-1)～DL0的每一個就輸出“0”，DA轉(zhuǎn)換電路12a根據(jù)所對應(yīng)的位，來分配不使失調(diào)移動的電壓即可。此外，上述“1”和“0”能夠彼此區(qū)分邏輯即可，所以，可以相互替換。
圖3表示具備了本發(fā)明的實施方式的第3失調(diào)校正電路的運算放大器電路21的結(jié)構(gòu)。
圖3的運算放大器電路21是通過將圖2的運算放大器電路11構(gòu)成為使用了運算放大器1a的電壓輸出器從而得到的電路，進而，在該運算放大器電路21中，將失調(diào)校正電路12置換為失調(diào)校正電路22。在失調(diào)校正電路22中，將失調(diào)校正電路12的鎖存電路DL(n-1)～DL0置換為鎖存電路DDL4～DDL0，DA轉(zhuǎn)換電路12a置換為DA轉(zhuǎn)換電路22a。另外，鎖存電路DDL4～DDL0由靜態(tài)的邏輯電路構(gòu)成。
此外，設(shè)控制開關(guān)元件S1的通/斷(ON/OFF)的信號為信號NULL，控制開關(guān)元件S2的通/斷(ON/OFF)的信號為信號/NULL(“/”表示反轉(zhuǎn)。以下，與此相同)，該信號/NULL是信號NULL的反轉(zhuǎn)信號。
鎖存電路DDLk(k＝1，2，3，4)，當(dāng)置位信號(Set Signal)被輸入置位輸入端SETk時，輸出高電平的電壓(邏輯值“1”)作為輸出數(shù)據(jù)Dk，輸出低電平的電壓(邏輯值“0”)作為輸出數(shù)據(jù)/Dk。另外，鎖存電路DDLk，當(dāng)復(fù)位信號被輸入復(fù)位輸入端RSTk時，鎖存運算放大器1a的輸出電壓，將該電壓視為“1”或“0”的邏輯值，在為“1”的情況下，輸出高電平的電壓作為輸出數(shù)據(jù)Dk，在為“0”的情況下，輸出低電平的電壓作為輸出數(shù)據(jù)Dk。另外，同時輸出使輸出數(shù)據(jù)Dk的邏輯值反轉(zhuǎn)了的邏輯值作為輸出數(shù)據(jù)/Dk。此外，鎖存電路DDLk，當(dāng)復(fù)位信號從共用的復(fù)位輸入端RSTALL被輸入所有的鎖存電路DDLk時，鎖存電路DDLk同時輸出低電平的電壓作為輸出數(shù)據(jù)Dk，輸出高電平的電壓作為輸出數(shù)據(jù)/Dk。置位信號一旦被輸入鎖存電路DDLk，輸出數(shù)據(jù)Dk就保持高電平的電壓，輸出數(shù)據(jù)/Dk就保持低電平的電壓，直到從復(fù)位輸入端RSTk或復(fù)位輸入端RSTALL被輸入復(fù)位信號為止。另外，復(fù)位信號一旦從復(fù)位輸入端RSTALL被輸入鎖存電路DDLk，輸出數(shù)據(jù)Dk就保持低電平的電壓，輸出數(shù)據(jù)/Dk就保持高電平的電壓，直到被輸入置位信號為止。
DA轉(zhuǎn)換電路(控制電路)22a，根據(jù)從鎖存電路DDL3～DDL0輸入的輸出數(shù)據(jù)D3～D0和輸出數(shù)據(jù)/D3～/D0，選擇并輸出要向運算放大器1a的失調(diào)調(diào)整輸入端OR輸入的失調(diào)校正用信號VCAL的模擬電壓電平。由于能夠用鎖存電路DDL3～DDL0的輸出數(shù)據(jù)D3～D0的4位來表示16個模擬電壓電平，所以，作為失調(diào)校正用信號VCAL準(zhǔn)備了電壓VCAL0～VCAL15。這里，設(shè)電壓電平按照VCAL0、VCAL1、......VCAL15的順序升高。此外，輸出數(shù)據(jù)D3為最高位，其后，依次為輸出數(shù)據(jù)D2、輸出數(shù)據(jù)D1，輸出數(shù)據(jù)D0為最低位。
DA轉(zhuǎn)換電路22a具有多個樹狀配置的開關(guān)元件。上述開關(guān)元件根據(jù)輸出數(shù)據(jù)D3～D0和輸出數(shù)據(jù)/D3～/D0而通/斷(ON/OFF)，以構(gòu)成與該輸出數(shù)據(jù)對應(yīng)的電壓VCAL0～VCAL15中的任一個能夠被輸入失調(diào)調(diào)整輸入端OR的通路。當(dāng)所輸入的輸出數(shù)據(jù)為高電平的電壓時，上述各開關(guān)元件成為導(dǎo)通(ON)狀態(tài)，當(dāng)所輸入的輸出數(shù)據(jù)為低電平的電壓時，上述各開關(guān)元件成為關(guān)斷(OFF)狀態(tài)。并且，根據(jù)由輸出數(shù)據(jù)D3～D0的4位表示的2進制數(shù)的大小順位，按照VCAL0、VCAL1、......VCAL15的順序向失調(diào)調(diào)整輸入端OR輸入失調(diào)校正用信號VCAL。使失調(diào)朝正向移動的作用按照VCAL0、VCAL1、......VCAL15的順序增強。
圖4是表示圖3的運算放大器電路21的動作的時序圖。除下述之外，運算放大器電路21進行的動作和圖2的運算放大器電路12相同，即在圖2的運算放大器電路12中，在確定1位的值時，需要輸入兩次鎖存脈沖CCK；而在圖4的運算放大器電路21中，區(qū)分為置位信號和復(fù)位信號，分別輸入一次脈沖。也就是說，運算放大器電路21中，通過設(shè)置置位輸入端SETk和復(fù)位輸入端RSTALL，能夠獨立于運算放大器1a的輸出電壓地設(shè)定由鎖存電路DDLk鎖存的邏輯信號。
如圖4所示，首先，通過將信號NULL設(shè)定為高電平的電壓，將信號/NULL設(shè)定為低電平的電壓，從而閉合開關(guān)元件S1、打開開關(guān)元件S2。由此，在不對運算放大器1a施行輸出-輸入的反饋的狀態(tài)下，運算放大器1a的非反轉(zhuǎn)輸入端與反轉(zhuǎn)輸入端短路。然后，借助于鎖存電路DDL3～DDL0從復(fù)位輸入端RSTALL輸入高電平的電壓作為復(fù)位信號，由此，將輸出數(shù)據(jù)D3～D0設(shè)定為高電平的電壓，將輸出數(shù)據(jù)/D3～/D0設(shè)定為低電平的電壓。從而，選擇電壓VCAL0作為失調(diào)校正用信號VCAL。當(dāng)由電壓VCAL0對運算放大器1a的輸出電壓的失調(diào)進行校正時，如圖4中“運算放大器的失調(diào)的示例”所示，輸出電壓中存在正向最強的失調(diào)。此時，如圖4中“OUT輸出的狀態(tài)示例”所示，輸出電壓在正向飽和。
接著，從置位輸入端SET3向鎖存電路DDL3輸入高電平的電壓作為置位信號，由此，將由輸出數(shù)據(jù)D3～D0表示的4位設(shè)定為“1000”。從而，選擇電壓VCAL8作為失調(diào)校正用信號VCAL。當(dāng)電壓VCAL8被輸入失調(diào)調(diào)整輸入端OR時，運算放大器1a的輸出電壓的失調(diào)朝負向移動。在此情況下，如圖4中“運算放大器的失調(diào)的狀態(tài)示例”所示，輸出電壓中殘留的失調(diào)為正向，如“OUT輸出的狀態(tài)示例”所示，輸出電壓依然為飽和。為了確認上述失調(diào)殘留在正向還是負向，接著，從復(fù)位輸入端RST3向鎖存電路DDL3運算放大器1a的輸出電壓作為復(fù)位信號。此時，如圖4中“OUT輸出的狀態(tài)示例”所示，如果輸出電壓為正向飽和，則鎖存電路DDL3的輸出數(shù)據(jù)D3就成為“1”，因此，將輸出數(shù)據(jù)D3(Bit3)確定并保持為“1”。此時，運算放大器1a的輸出電壓保持為由對應(yīng)于“1000”的電壓VCAL8的失調(diào)校正用信號VCAL進行了校正后的值。
另外，在從復(fù)位輸入端RST3向鎖存電路DDL3輸入運算放大器1a的輸出電壓作為復(fù)位信號后，如果輸出電壓為負向飽和，則鎖存電路DDL3的輸出數(shù)據(jù)D3就會成為“0”，因此，將輸出數(shù)據(jù)D3(Bit3)確定并保持為“0”。此時，運算放大器1a的輸出電壓恢復(fù)為由對應(yīng)于“0000”的電壓VCAL8的失調(diào)校正用信號VCAL進行了校正后的值。
接著，從置位輸入端SET2向鎖存電路DDL2輸入高電平的電壓作為置位信號，由此，將由輸出數(shù)據(jù)D3～D0表示的4位設(shè)定為“1100”。從而，選擇電壓VCAL12作為失調(diào)校正用信號VCAL。當(dāng)電壓VCAL12被輸入失調(diào)調(diào)整輸入端OR時，運算放大器1a的輸出電壓的失調(diào)朝負向移動。在此情況下，如圖4中“運算放大器的失調(diào)的狀態(tài)示例”所示，輸出電壓中殘留的失調(diào)成為負向，如“OUT輸出的狀態(tài)示例”所示，輸出電壓為負向飽和。為了確認上述失調(diào)殘留在正向還是負向，接著，從復(fù)位輸入端RST2向鎖存電路DDL2輸入運算放大器1a的輸出電壓作為復(fù)位信號。此時，如圖4中“OUT輸出的狀態(tài)示例”所示，如果輸出電壓為負向飽和，則鎖存電路DDL2的輸出數(shù)據(jù)D2就成為“0”，因此，將輸出數(shù)據(jù)D2(Bit2)確定并保持為“0”。此時，運算放大器1a的輸出電壓保持為由對應(yīng)于“1000”的電壓VCAL8的失調(diào)校正用信號VCAL進行了校正后的值。
另外，在從復(fù)位輸入端RST2向鎖存電路DDL2輸入運算放大器1a的輸出電壓作為復(fù)位信號后，如果輸出電壓為正向飽和，則鎖存電路DDL2的輸出數(shù)據(jù)D2就會成為“1”，因此，將輸出數(shù)據(jù)D2(Bit2)確定并保持為“1”。此時，運算放大器1a的輸出電壓保持為由對應(yīng)于“1100”的電壓VCAL12的失調(diào)校正用信號VCAL進行了校正后的值。
接著，從置位輸入端SET1向鎖存電路DDL1輸入高電平的電壓作為置位信號，由此，將由輸出數(shù)據(jù)D3～D0表示的4位設(shè)定為“1010”。從而，選擇電壓VCAL10作為失調(diào)校正用信號VCAL。當(dāng)電壓VCAL10被輸入失調(diào)調(diào)整輸入端OR時，運算放大器1a的輸出電壓的失調(diào)朝負向移動。在此情況下，如圖4中“運算放大器的失調(diào)的狀態(tài)示例”所示，輸出電壓中殘留的失調(diào)為輕微的正向(在圖中幾乎為零，但將其假定為輕微的正向)，如“OUT輸出的狀態(tài)示例”所示，輸出電壓不再飽和，并降低至線性變化的區(qū)域。為了確認上述失調(diào)殘留在正向還是負向，接著，從復(fù)位輸入端RST1向鎖存電路DDL1輸入運算放大器1a的輸出電壓作為復(fù)位信號。此時，如圖4中“OUT輸出的狀態(tài)示例”所示，如果輸出電壓為正向，則鎖存電路DDL1的輸出數(shù)據(jù)D1就成為“1”，因此，將輸出數(shù)據(jù)D1(Bit1)確定并保持為“1”。此時，運算放大器1a的輸出電壓保持為由對應(yīng)于“1010”的電壓VCAL10的失調(diào)校正用信號VCAL進行了校正后的值。
另外，在從復(fù)位輸入端RST1向鎖存電路DDL1輸入運算放大器1a的輸出電壓作為復(fù)位信號后，如果輸出電壓為負向，則鎖存電路DDL1的輸出數(shù)據(jù)D1就會成為“0”，因此，將輸出數(shù)據(jù)D1(Bit1)確定并保持為“0”。此時，運算放大器1a的輸出電壓恢復(fù)至由對應(yīng)于“1000”的電壓VCAL8的失調(diào)校正用信號VCAL進行了校正后的值。
接著，從置位輸入端SET0向鎖存電路DDL0輸入高電平的電壓作為置位信號，由此，將由輸出數(shù)據(jù)D3～D0表示的4位設(shè)定為“1011”。從而，選擇電壓VCAL11作為失調(diào)校正用信號VCAL。當(dāng)電壓VCAL11被輸入失調(diào)調(diào)整輸入端OR時，運算放大器1a的輸出電壓的失調(diào)朝負向移動。在此情況下，如圖4中“運算放大器的失調(diào)的狀態(tài)示例”所示，輸出電壓中殘留的失調(diào)成為負向，如“OUT輸出的狀態(tài)示例”所示，輸出電壓為負向飽和。為了確認上述失調(diào)殘留在正向還是負向，接著，從復(fù)位輸入端RST0向鎖存電路DDL0輸入運算放大器1a的輸出電壓作為復(fù)位信號。此時，如圖4中“OUT輸出的狀態(tài)示例”所示，如果輸出電壓為負向飽和，則鎖存電路DDL0的輸出數(shù)據(jù)D0就成為“0”，因此，將輸出數(shù)據(jù)D0(Bit0)確定并保持為“0”。此時，運算放大器1a的輸出電壓保持為由對應(yīng)于“1010”的電壓VCAL10的失調(diào)校正用信號VCAL進行了校正后的值。
另外，在從復(fù)位輸入端RST0向鎖存電路DDL0輸入運算放大器1a的輸出電壓作為復(fù)位信號后，如果輸出電壓為正向飽和，則鎖存電路DDL 0的輸出數(shù)據(jù)D 0就會成為“1”，因此，將輸出數(shù)據(jù)D0(Bit0)確定并保持為“1”。此時，運算放大器1a的輸出電壓保持為由對應(yīng)于“1011”的電壓VCAL11的失調(diào)校正用信號VCAL進行了校正后的值。
通過上述，來確定4位的邏輯信號。另外，在上述的方法中，在鎖存電路DDLk從復(fù)位輸入端RSTk鎖存運算放大器1a的輸出電壓后，根據(jù)從運算放大器1a的輸出電壓中減去與各位的加權(quán)對應(yīng)的校正量的電壓后的余量是正還是負來判斷各位是“1”還是“0”。因此，減去校正量的電壓后的余量未必需要正向飽和或者負向飽和。如果運算放大器1a的開環(huán)增益非常大，則輸出電壓相對于輸入差分電壓發(fā)生線性變化的區(qū)域就會變得非常狹窄，所以，輸出電壓一般容易飽和。另外，2值的邏輯信號由被加權(quán)后的失調(diào)校正量進行了量化的邏輯值構(gòu)成，這一點和失調(diào)校正電路12的情況相同。
此后，被存儲于鎖存電路DDL3～DDL0的輸出數(shù)據(jù)D3～D0和輸出數(shù)據(jù)/D3～/D0保持存儲狀態(tài)，開關(guān)元件S1打開、開關(guān)元件S2閉合，由此，運算放大器電路21在進行了失調(diào)校正的狀態(tài)下作為電壓輸出器進行動作。
另外，從圖3的失調(diào)校正電路22除去置位輸入端SETk及相關(guān)的電路元件，從而可使該失調(diào)校正電路22進行與圖2的失調(diào)校正電路12相同的動作。此外，在圖3中，表示了確定4位的校正數(shù)據(jù)后對其進行存儲的情況，當(dāng)然，可以較容易地變更位數(shù)。
另外，在失調(diào)校正電路22中，鎖存電路DDL3～DDL0成為存儲2值的邏輯信號的存儲電路。但是，本發(fā)明并不限于此。存儲電路可以存在于DA轉(zhuǎn)換電路22a，也可以存在于鎖存電路DDL3～DDL0和DA轉(zhuǎn)換電路22a的兩者之中。即，只要是由鎖存電路DDL3～DDL0和DA轉(zhuǎn)換電路22a構(gòu)成的電路的一部分即可。
圖5表示本實施方式所使用的具有失調(diào)調(diào)整功能的運算放大器的一個示例。圖5所示的運算放大器可以用作圖1至圖3所示的運算放大器1a，是被稱作“折疊共源共柵(Folded-Cascode)運算放大器”的公知結(jié)構(gòu)的運算放大器。另外，該運算放大器的電路結(jié)構(gòu)和失調(diào)調(diào)整輸入的結(jié)構(gòu)僅僅是一個普通示例，本發(fā)明的應(yīng)用范圍并不限于圖5的電路。
NMOS晶體管T1、T2構(gòu)成差分對晶體管，NMOS晶體管T1的柵極成為同相輸入端IN1(即，非反轉(zhuǎn)輸入端)，NMOS晶體管T2的柵極成為反相輸入端IN2(即，反轉(zhuǎn)輸入端)。在NMOS晶體管T1、T2的源極與GND之間，串聯(lián)地連接有NMOS晶體管T3、T4。向NMOS晶體管T3的柵極輸入電壓VBN1，向NMOS晶體管T4的柵極輸入電壓VBN2。
NMOS晶體管T1的漏極與PMOS晶體管T5的漏極連接，NMOS晶體管T2的漏極與PMOS晶體管T6的漏極連接。PMOS晶體管T5、T6的源極與電源VCC連接。向PMOS晶體管T5的柵極輸入電壓VBP3，PMOS晶體管T6的柵極成為失調(diào)調(diào)整輸入端OR。
在PMOS晶體管T5、T6的漏極與GND之間，依次連接有PMOS晶體管對T7、T8；PMOS晶體管T9與NMOS晶體管T11的并聯(lián)電路、PMOS晶體管T10與NMOS晶體管T12的并聯(lián)電路的并聯(lián)電路對；由NMOS晶體管對T13、T14構(gòu)成的電流鏡電路。
PMOS晶體管T7的源極與PMOS晶體管T5的漏極連接，PMOS晶體管T8的源極與PMOS晶體管T6的漏極連接。向PMOS晶體管T7、T8的柵極輸入電壓VBP4。PMOS晶體管T9的源極與NMOS晶體管T11的漏極被連接至PMOS晶體管T7的漏極。PMOS晶體管T10的源極及NMOS晶體管T12的漏極在點A與PMOS晶體管T8的漏極連接。向PMOS晶體管T9、T10的柵極輸入電壓VBP0，向NMOS晶體管T11、T12的柵極輸入電壓VBN0。NMOS晶體管T13的漏極被連接至PMOS晶體管T9的漏極與NMOS晶體管T11的源極。NMOS晶體管T14的漏極在點B與PMOS晶體管T10的漏極、NMOS晶體管T12的源極連接。NMOS晶體管T13的柵極與NMOS晶體管T14的柵極相互連接，進而被連接至NMOS晶體管T13的漏極。NMOS晶體管T13、T14的源極與GND連接。
此外，上述運算放大器的輸出級是通過在電源VCC與GND之間串聯(lián)地連接PMOS晶體管T15及NMOS晶體管T16所得到的。PMOS晶體管T15的柵極與點A連接，NMOS晶體管T16的柵極與點B連接。PMOS晶體管T15的源極與電源VCC連接，NMOS晶體管T16的源極與GND連接。PMOS晶體管T15的漏極與NMOS晶體管T16的漏極相互連接，該連接點成為運算放大器的輸出端OUT。
另外，在上述運算放大器中，在點A與點B之間連接有兩個用于防止振蕩的相位補償電容C，具體而言，一個連接在點A與輸出端OUT之間，另一個連接在點B與輸出端OUT之間。并且，在點A及輸出端OUT之間的相位補償電容C與點A之間插入開關(guān)元件S3，在點B及輸出端OUT之間的相位補償電容C與點B之間插入開關(guān)元件S4。
關(guān)于上述開關(guān)元件S3、S4，在圖1至圖3所述的失調(diào)校正動作過程中，對其進行操作，以使得將相位補償電容C與運算放大器斷開。通過斷開相位補償電容C，可以改善運算放大器的高頻特性，提高通過速率，因此，輸出電壓對失調(diào)調(diào)整輸入的輸入信號的響應(yīng)變快，能夠以更短的時間對失調(diào)校正的時序進行處理。在圖2或圖3中，在失調(diào)的剩余電壓降低時對低位進行校正的情況下，上述快速響應(yīng)的效果特別顯著。
如上所述，根據(jù)本實施方式的失調(diào)校正電路2、12、22，將運算放大器1a的輸出電壓的失調(diào)轉(zhuǎn)換為2值的邏輯信號并對其進行存儲，使用所存儲的邏輯信號對輸出電壓的失調(diào)進行校正，因此，不需要對模擬電壓進行存儲時的較大的電容和頻繁的更新。另外，由于能夠進行對應(yīng)于各失調(diào)的失調(diào)校正，所以，可以減少失調(diào)的隨機差異。并且，由于無需特別考慮較大的元件尺寸的設(shè)計、LSI的集成電路配置，所以，能夠減小芯片的尺寸，實現(xiàn)低成本化。
根據(jù)上述，可以實現(xiàn)這樣一種失調(diào)校正電路，即無需進行頻繁的更新，能夠以較小的電路規(guī)模吸收失調(diào)差異并進行失調(diào)校正。
如上所述，本發(fā)明的失調(diào)校正電路的特征在于將在不施行輸出-輸入的反饋的狀態(tài)下非反轉(zhuǎn)輸入端與反轉(zhuǎn)輸入端短路時的運算放大器的輸出電壓轉(zhuǎn)換為2值的邏輯信號并對其進行存儲，使用所存儲的上述邏輯信號對上述輸出電壓的失調(diào)進行校正。
根據(jù)上述發(fā)明，將運算放大器的輸出電壓的失調(diào)轉(zhuǎn)換為2值的邏輯信號并對其進行存儲，使用所存儲的邏輯信號對輸出電壓的失調(diào)進行校正，因此，不需要對模擬電壓進行存儲時的較大的電容和頻繁的更新。另外，由于能夠進行對應(yīng)于各失調(diào)的失調(diào)校正，所以，可以減少失調(diào)的隨機差異。并且，由于無需特別考慮較大的元件尺寸的設(shè)計、LSI的集成電路配置，所以，能夠減小芯片的尺寸，實現(xiàn)低成本化。
通過上述，可以實現(xiàn)這樣一種失調(diào)校正電路，即無需進行頻繁的更新，能夠以較小的電路規(guī)模吸收失調(diào)差異并進行失調(diào)校正。
在本發(fā)明的失調(diào)校正電路中，上述邏輯信號是由加權(quán)后的失調(diào)校正量量化了的邏輯值。
根據(jù)上述發(fā)明，由于2值的邏輯信號是由加權(quán)后的失調(diào)校正量量化了的邏輯值，因此，通過將所存儲的該邏輯信號轉(zhuǎn)換為模擬信號，可取得這樣的效果，即能夠直接進行失調(diào)校正。
如上所述，本發(fā)明的運算放大器電路的特征在于，具有運算放大器，具備失調(diào)調(diào)整輸入端；第1開關(guān)元件，用于使上述運算放大器的非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端短路；第2開關(guān)元件，用于根據(jù)反相輸入信號斷開上述運算放大器的反轉(zhuǎn)輸入端；一個或一個以上的鎖存電路，將上述運算放大器的輸出電壓視作2值的邏輯信號并對其進行鎖存，其中，該2值的邏輯信號是由加權(quán)后的失調(diào)校正量量化了的邏輯值；存儲電路，存儲由上述鎖存電路鎖存的上述邏輯信號；以及控制電路，根據(jù)上述存儲電路中所存儲的上述邏輯信號，生成上述運算放大器的失調(diào)校正用信號并將其輸入上述失調(diào)調(diào)整輸入端，對上述輸出電壓的失調(diào)進行校正。
根據(jù)上述發(fā)明，由第1開關(guān)元件使運算放大器的非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端短路，由第2開關(guān)元件根據(jù)反相輸入信號斷開運算放大器的反轉(zhuǎn)輸入端，從而得到在運算放大器的輸出電壓中產(chǎn)生失調(diào)的狀態(tài)。鎖存電路將上述輸出電壓、即失調(diào)視作由2值的邏輯信號并對其進行鎖存，其中，該2值的邏輯信號是由加權(quán)后的失調(diào)校正量量化了的邏輯值。存儲電路對鎖存電路鎖存的上述邏輯信號進行存儲，控制電路根據(jù)存儲電路中所存儲的邏輯信號，生成運算放大器的失調(diào)校正用信號并將其輸入失調(diào)調(diào)整輸入端，從而，能夠進行失調(diào)校正。
如上所述，將運算放大器的輸出電壓的失調(diào)轉(zhuǎn)換為2值的邏輯信號并對其進行存儲，使用所存儲的邏輯信號對輸出電壓的失調(diào)進行校正，因此，不需要對模擬電壓進行存儲時的較大的電容和頻繁的更新。另外，由于能夠進行對應(yīng)于各失調(diào)的失調(diào)校正，所以，可以減少失調(diào)的隨機差異。并且，由于無需特別考慮較大的元件尺寸的設(shè)計、LSI的集成電路配置，所以，能夠減小芯片的尺寸，實現(xiàn)低成本化。
通過上述，可以實現(xiàn)這樣一種失調(diào)校正電路，即無需進行頻繁的更新，能夠以較小的電路規(guī)模吸收失調(diào)差異并進行失調(diào)校正。
本發(fā)明的運算放大器電路的特征在于上述鎖存電路由靜態(tài)的邏輯電路構(gòu)成。
根據(jù)上述發(fā)明，用于失調(diào)校正的信息被存儲于靜態(tài)的邏輯電路中，而不是被存儲于通過對電容充電來進行存儲的動態(tài)的邏輯電路中。
根據(jù)上述，無需考慮開關(guān)元件的饋通(Feed-Through)等的寄生效果，不必追加對其進行校正的電路，所以，能夠減小芯片的尺寸，實現(xiàn)低成本化。
另外，通過在電源接通時使得失調(diào)校正初始化，從而能夠在之后持續(xù)獲得校正效果，因此，無需進行頻繁的更新，在初始化完成后，能夠得到連續(xù)的運算放大器的輸出。
本發(fā)明的運算放大器電路的特征在于可獨立地設(shè)定由上述鎖存電路鎖存的上述邏輯信號和上述輸出電壓。
根據(jù)上述發(fā)明，可獨立地設(shè)定由鎖存電路鎖存的邏輯信號和上述輸出電壓，所以，能夠減少為了在鎖存電路中實施鎖存而對運算放大器的輸出電壓進行的設(shè)定次數(shù)。
本發(fā)明的運算放大器電路的特征在于上述存儲電路是由上述鎖存電路與上述控制電路的整體構(gòu)成的電路的一部分。
根據(jù)本發(fā)明，存儲電路存在于由鎖存電路與控制電路構(gòu)成的電路中，能夠很容易地具有存儲功能，因此，可以容易地構(gòu)成存儲電路。
本發(fā)明的運算放大器電路的特征在于具有多個上述鎖存電路；上述邏輯信號由與上述鎖存電路的數(shù)量相等的位數(shù)來表示，而且，各位表示上述邏輯值的任意一個；上述控制電路是對上述邏輯信號進行數(shù)模轉(zhuǎn)換的DA轉(zhuǎn)換電路。
根據(jù)上述發(fā)明，邏輯信號由多位來表示，控制電路對邏輯信號進行數(shù)模轉(zhuǎn)換，所以，能夠?qū)Χ喾N失調(diào)進行校正。
本發(fā)明的運算放大器電路的特征在于從高位向低位對上述邏輯信號進行二進制加權(quán)。
根據(jù)上述發(fā)明，能夠以二進位數(shù)來表示邏輯信號，因此，在邏輯電路中邏輯信號的處理變得較為容易。
本發(fā)明的運算放大器電路的特征在于從最高位對應(yīng)的上述鎖存電路至最低位對應(yīng)的上述鎖存電路，依次對上述輸出電壓進行鎖存，在比最高位低的位的各鎖存中，在以對較高的位確定了的上述邏輯值對上述輸出電壓的失調(diào)進行了校正的狀態(tài)下，來確定上述邏輯值。
根據(jù)上述發(fā)明，能夠用在以高位進行了失調(diào)校正后所殘留的失調(diào)來表示下述邏輯值，即表示正向的失調(diào)的邏輯值；以及表示負向的失調(diào)的邏輯值。
本發(fā)明的運算放大器電路的特征在于，上述運算放大器具有相位補償用的電路元件；以及開關(guān)元件，用于斷開上述電路元件和上述運算放大器。
根據(jù)上述發(fā)明，在失調(diào)校正動作過程中，借助于開關(guān)元件使相位補償電容與運算放大器斷開，從而，可以改善運算放大器的高頻特性，提高通過速率，因此，輸出電壓對失調(diào)調(diào)整輸入的輸入信號的響應(yīng)變快，能夠以更短的時間進行失調(diào)校正。
本發(fā)明并不限于上述實施方式，可在權(quán)利要求的范圍內(nèi)進行各種變更。即，通過組合在權(quán)利要求所示的范圍內(nèi)進行了適當(dāng)?shù)淖兏募夹g(shù)手段所得到的實施方式也屬于本發(fā)明的技術(shù)范圍之內(nèi)。
本發(fā)明的上述具體實施方式
或?qū)嵤├皇怯糜陉U述本發(fā)明的技術(shù)內(nèi)容的示例。本發(fā)明并不限于上述具體實施方式
或?qū)嵤├?，不?yīng)對其進行狹義的解釋。在本發(fā)明的精神和權(quán)利要求的范圍內(nèi)，可進行各種變更來實施之。
權(quán)利要求
1.一種失調(diào)校正電路，其特征在于將在不施行輸出-輸入的反饋的狀態(tài)下非反轉(zhuǎn)輸入端與反轉(zhuǎn)輸入端短路時的運算放大器的輸出電壓轉(zhuǎn)換為2值的邏輯信號并對其進行存儲，使用所存儲的上述邏輯信號對上述輸出電壓的失調(diào)進行校正。
2.根據(jù)權(quán)利要求1所述的失調(diào)校正電路，其特征在于上述邏輯信號是由加權(quán)后的失調(diào)校正量量化了的邏輯值。
3.一種運算放大器電路，其特征在于具有運算放大器，具備失調(diào)調(diào)整輸入端；第1開關(guān)元件，用于使上述運算放大器的非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端短路；第2開關(guān)元件，用于根據(jù)反相輸入信號斷開上述運算放大器的上述反轉(zhuǎn)輸入端；一個或一個以上的鎖存電路，將上述運算放大器的輸出電壓視作2值的邏輯信號并對其進行鎖存，其中，該邏輯信號是由加權(quán)后的失調(diào)校正量量化了的邏輯值；存儲電路，存儲由上述鎖存電路鎖存的上述邏輯信號；以及控制電路，根據(jù)上述存儲電路中所存儲的上述邏輯信號，生成上述運算放大器的失調(diào)校正用信號并將其輸入上述失調(diào)調(diào)整輸入端，對上述輸出電壓的失調(diào)進行校正。
4.根據(jù)權(quán)利要求3所述的運算放大器電路，其特征在于上述鎖存電路由靜態(tài)的邏輯電路構(gòu)成。
5.根據(jù)權(quán)利要求3所述的運算放大器電路，其特征在于可獨立地設(shè)定由上述鎖存電路鎖存的上述邏輯信號和上述輸出電壓。
6.根據(jù)權(quán)利要求3所述的運算放大器電路，其特征在于上述存儲電路是由上述鎖存電路與上述控制電路構(gòu)成的電路的一部分。
7.根據(jù)權(quán)利要求3所述的運算放大器電路，其特征在于具有多個上述鎖存電路；上述邏輯信號由與上述鎖存電路的數(shù)量相等的位數(shù)來表示，而且，各位表示上述邏輯值的任意一個；上述控制電路是對上述邏輯信號進行數(shù)模轉(zhuǎn)換的DA轉(zhuǎn)換電路。
8.根據(jù)權(quán)利要求7所述的運算放大器電路，其特征在于從高位向低位對上述邏輯信號進行二進制加權(quán)。
9.根據(jù)權(quán)利要求8所述的運算放大器電路，其特征在于從最高位對應(yīng)的上述鎖存電路至最低位對應(yīng)的上述鎖存電路，依次對上述輸出電壓進行鎖存；在比最高位低的位的各鎖存中，在以對較高的位確定了的上述邏輯值對上述輸出電壓的失調(diào)進行了校正的狀態(tài)下，來確定上述邏輯值。
10.根據(jù)權(quán)利要求1所述的失調(diào)校正電路，其特征在于上述運算放大器具有相位補償用的電路元件；以及開關(guān)元件，用于斷開上述電路元件和上述運算放大器。
11.根據(jù)權(quán)利要求9所述的運算放大器電路，其特征在于上述運算放大器具有相位補償用的電路元件；以及開關(guān)元件，用于斷開上述電路元件和上述運算放大器。
全文摘要
本發(fā)明提供一種失調(diào)校正電路和運算放大器電路。在運算放大器電路(1)中，閉合開關(guān)元件(S1)，打開開關(guān)元件(S2)。鎖存電路(DL)鎖存運算放大器(1a)的輸出電壓并進行與該輸出電壓對應(yīng)的(Q)輸出。控制電路(2a)將失調(diào)校正用信號(s1)輸入運算放大器(1a)的失調(diào)調(diào)整輸入端(OR)。進而，鎖存電路(DL)鎖存借助于失調(diào)校正用信號(s1)進行了失調(diào)校正后的輸出電壓，然后，為了對殘留的失調(diào)進行校正，而對失調(diào)校正用信號(s1)進行微調(diào)。如此，根據(jù)此時的鎖存次數(shù)，利用被加權(quán)后的校正量對運算放大器(1a)的輸出電壓的失調(diào)進行量化，并將其作為2值的邏輯信號存儲至控制電路(2a)內(nèi)。
文檔編號H03F3/34GK1855702SQ200610077220
公開日2006年11月1日 申請日期2006年4月28日 優(yōu)先權(quán)日2005年4月28日
發(fā)明者中尾友昭 申請人:夏普株式會社