專利名稱：延遲閂鎖環(huán)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，例如在閃存中有用的DLL(DelayLocked Loop)(延遲閂鎖環(huán))電路。
背景技術(shù)：
近年來(lái)，作為非易失性存儲(chǔ)器，對(duì)閃存的需求快速增長(zhǎng)。在該狀況下，迫切需要讀出速度的高速化，要使超過(guò)100MHz的時(shí)鐘頻率的工作實(shí)用化。因此，即使對(duì)于閃存，用來(lái)抵消內(nèi)部時(shí)鐘延遲的結(jié)構(gòu)也是不可缺少的。在此之前，雖然不是針對(duì)閃存的，但已提供或提出了各種各樣的DLL(延遲閂鎖環(huán))電路(例如，參照專利文獻(xiàn)1)。
專利文獻(xiàn)1特開(kāi)2001-326563號(hào)公報(bào)。
下面，參照?qǐng)D17說(shuō)明DLL電路的必要性。圖17是表示DLL電路的必要性的圖。
在本發(fā)明的DLL電路(后述)中，以高速時(shí)鐘脈沖(例如，133MHz)下的脈沖串同步工作作為目標(biāo)。但是，如圖17(a)所示那樣，對(duì)于外部時(shí)鐘頻率是133MHz、周期T＝7.5ns的情況，因內(nèi)部時(shí)鐘延遲(約3-4ns)和DQ緩沖器延遲(5ns)，使DQ輸出的定時(shí)滯后，不能確保規(guī)格上的創(chuàng)立定時(shí)(0.5ns)。
因此，通過(guò)采用DLL電路，抵消內(nèi)部時(shí)鐘的延遲，確保對(duì)外部時(shí)鐘的DQ輸出的創(chuàng)立定時(shí)。在該DLL電路中，如圖17(b)所示那樣，通過(guò)使在芯片內(nèi)部延遲了的內(nèi)部時(shí)鐘脈沖進(jìn)一步延遲到下一個(gè)外部時(shí)鐘脈沖，可以抵消內(nèi)部時(shí)鐘脈沖的延遲。
為了使內(nèi)部時(shí)鐘脈沖延遲到下一個(gè)外部時(shí)鐘脈沖的邊沿，只要準(zhǔn)備‘周期T-內(nèi)部時(shí)鐘延遲’的延遲元件(DLL延遲)就行。但是，這只能在周期一定的情況下使用(內(nèi)部時(shí)鐘延遲+DLL延遲＝時(shí)鐘周期T)。因此，為了對(duì)應(yīng)于多種周期，可以作當(dāng)周期變大時(shí)DLL延遲大，當(dāng)周期變小時(shí)DLL延遲小的控制。為此，準(zhǔn)備判定時(shí)鐘周期的電路(相位比較電路)和利用相位比較電路的判定使延遲量可變的延遲電路(可變延遲附加電路)這2個(gè)電路，形成‘內(nèi)部時(shí)鐘延遲+DLL延遲＝1個(gè)時(shí)鐘周期T’的狀態(tài)。
參照?qǐng)D18說(shuō)明用來(lái)實(shí)現(xiàn)這一點(diǎn)的現(xiàn)有的DLL電路。圖18是表示一例現(xiàn)有的DLL電路的圖。
加在圖18所示的DLL電路1000上的內(nèi)部時(shí)鐘(內(nèi)部CLK)與外部時(shí)鐘相比，滯后某種程度定時(shí)的輸入(用符號(hào)1001表示的內(nèi)部時(shí)鐘延遲Δt)。若直接使用該時(shí)鐘，DQ的定時(shí)仍然滯后相當(dāng)于內(nèi)部時(shí)鐘延遲的部分(Δt)，則所以有可能實(shí)現(xiàn)不了外部的調(diào)定。
因此，DLL電路1000使延遲后的時(shí)鐘進(jìn)一步延遲，使其與外部時(shí)鐘同相位，由此來(lái)抵消內(nèi)部時(shí)鐘的延遲。為了使DLL電路1000對(duì)內(nèi)部時(shí)鐘的延遲能對(duì)應(yīng)于各種周期，使用可變延遲附加電路1004。進(jìn)而，在附加了和內(nèi)部時(shí)鐘同等的虛擬延遲1002的狀態(tài)下，利用相位比較電路1003，與原來(lái)的內(nèi)部時(shí)鐘作相位比較，調(diào)整可變延遲附加電路1004的延遲量，使其同相(虛擬延遲+可變延遲＝1周期)。在相位相同的時(shí)刻，減去了虛擬延遲(Δt)的DLL時(shí)鐘抵消內(nèi)部延遲(＝虛擬延遲)，變成與外部時(shí)鐘同相位。圖19示出定時(shí)圖。
在圖19中，使用可變延遲附加電路1004調(diào)節(jié)延遲量，使延遲時(shí)鐘和內(nèi)部時(shí)鐘同相位(虛擬延遲+DLL延遲＝1個(gè)時(shí)鐘周期)。在相位一致的時(shí)刻，變成‘虛擬延遲(相當(dāng)于內(nèi)部時(shí)鐘延遲)+DLL延遲＝周期T’，成為從延遲時(shí)鐘減去虛擬延遲的定時(shí)的DLL時(shí)鐘與外部時(shí)鐘同相位。
在上述DLL電路中，因基本上不知道外部時(shí)鐘的頻率故有必要反復(fù)進(jìn)行多次相位比較和校正，所以，在相位校正中這樣的的定時(shí)需要幾十到幾百個(gè)周期。
但是，在現(xiàn)有的閃存的規(guī)格中，從同步讀出開(kāi)始需要幾個(gè)時(shí)鐘周期才能輸出DQ，存在上述DLL電路等現(xiàn)有的DLL電路不能滿足其規(guī)格的問(wèn)題?；蛘?，為了滿足現(xiàn)有的閃存的規(guī)格，考慮采用待機(jī)時(shí)也輸入外部時(shí)鐘，常在DLL電路進(jìn)行相位校正的方法，但是，這樣一來(lái)存在功耗增大的問(wèn)題。
因此，本發(fā)明的目的在于提供一種DLL電路，能夠產(chǎn)生從待機(jī)時(shí)開(kāi)始使用幾個(gè)時(shí)鐘周期校正了的DLL時(shí)鐘脈沖。

發(fā)明內(nèi)容
本發(fā)明第1方案的一種DLL電路，其特征在于，
具有相當(dāng)于對(duì)外部時(shí)鐘的內(nèi)部時(shí)鐘延遲的虛擬延遲，包含利用延遲量調(diào)整信號(hào)調(diào)整延遲量的粗延遲電路和細(xì)延遲電路的可變延遲附加電路，比較內(nèi)部時(shí)鐘和經(jīng)上述可變延遲附加電路及虛擬延遲輸入的延遲時(shí)鐘的相位，并向上述可變延遲附加電路輸出延遲量調(diào)整信號(hào)的相位比較電路；作為脈沖串開(kāi)始時(shí)的初始化模式，具有使在上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期之間調(diào)定成邏輯‘1’的第1信號(hào)通過(guò)上述虛擬延遲輸入上述可變延遲附加電路的部分，檢測(cè)利用上述可變延遲附加電路通過(guò)上述虛擬延遲輸入的上述第1信號(hào)的邏輯‘1’的持續(xù)定時(shí)，到上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期結(jié)束，通過(guò)根據(jù)上述持續(xù)定時(shí)設(shè)定該可變延遲附加電路內(nèi)的粗延遲電路的延遲量來(lái)設(shè)定該可變延遲附加電路的延遲量的初始值的部分；作為上述可變延遲附加電路中的延遲量的初始設(shè)定后的閂鎖模式，具有利用上述可變延遲附加電路內(nèi)的粗延遲電路和細(xì)延遲電路使上述內(nèi)部時(shí)鐘延遲，同時(shí)，一邊利用由上述相位比較電路輸出的延遲量調(diào)整信號(hào)對(duì)該可變延遲附加電路內(nèi)的粗延遲電路和細(xì)延遲電路的延遲量進(jìn)行校正，一邊生成滯后1個(gè)時(shí)鐘周期和上述外部時(shí)鐘同步的輸出時(shí)鐘的時(shí)鐘輸出部分。
本發(fā)明第2方案的一種DLL電路，其特征在于，具有相當(dāng)于對(duì)外部時(shí)鐘的內(nèi)部時(shí)鐘延遲的虛擬延遲，包含利用延遲量調(diào)整信號(hào)調(diào)整延遲量的粗延遲電路和細(xì)延遲電路的可變延遲附加電路，比較內(nèi)部時(shí)鐘和經(jīng)上述可變延遲附加電路及虛擬延遲輸入的延遲時(shí)鐘的相位，并向上述可變延遲附加電路輸出延遲量調(diào)整信號(hào)的相位比較電路；作為脈沖串開(kāi)始時(shí)的初始化模式，具有使在上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期之間，調(diào)定成邏輯‘1’的第1信號(hào)通過(guò)上述虛擬延遲輸入上述可變延遲附加電路的部分，檢測(cè)利用上述可變延遲附加電路通過(guò)上述虛擬延遲輸入的上述第1信號(hào)的邏輯‘1’的持續(xù)定時(shí)，到上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期結(jié)束，通過(guò)根據(jù)上述持續(xù)定時(shí)設(shè)定該可變延遲附加電路內(nèi)的粗延遲電路的延遲量來(lái)設(shè)定該可變延遲附加電路的延遲量的初始值的部分；作為上述可變延遲附加電路中的延遲量的初始設(shè)定后的閂鎖模式，具有利用上述可變延遲附加電路內(nèi)的粗延遲電路和細(xì)延遲電路使上述內(nèi)部時(shí)鐘延遲，同時(shí)，一邊利用由上述相位比較電路輸出的延遲量調(diào)整信號(hào)對(duì)該可變延遲附加電路內(nèi)的粗延遲電路和細(xì)延遲電路的延遲量進(jìn)行校正，一邊生成滯后1個(gè)時(shí)鐘周期與上述外部時(shí)鐘同步的輸出時(shí)鐘的時(shí)鐘輸出部分；上述粗延遲電路，作為存儲(chǔ)上述初始化模式的可變延遲附加電路及上述初始值的設(shè)定的部分而動(dòng)作，作為在上述閂鎖模式下具有粗單位延遲量的粗可變延遲附加電路而動(dòng)作；上述細(xì)延遲電路，作為利用在上述閂鎖模式時(shí)具有細(xì)單位延遲量，附加補(bǔ)全上述粗延遲電路的單位延遲量的延遲量的細(xì)可變延遲附加電路而動(dòng)作。
本發(fā)明第3方案的一種DLL電路，其特征在于，具有在上述閂鎖模式下，上述相位比較電路的判定結(jié)果，對(duì)上述內(nèi)部時(shí)鐘附加了已預(yù)定閾值的延遲量的上述延遲時(shí)鐘的相位，在比上述內(nèi)部時(shí)鐘滯后時(shí)，不用上述可變延遲電路內(nèi)的細(xì)延遲電路對(duì)上述延遲時(shí)鐘附加延遲的部分。
本發(fā)明第4方案的一種DLL電路，其特征在于，由反相電路和對(duì)電源電壓具有和該反相電路相反的特性的電路，構(gòu)成組成上述帶有可變延遲的電路的粗延遲電路和細(xì)延遲電路內(nèi)的延遲元件。
本發(fā)明第5方案的可變延遲附加電路，其特征在于，其構(gòu)成DLL電路，該DLL電路具有相當(dāng)于對(duì)外部時(shí)鐘的內(nèi)部時(shí)鐘延遲的虛擬延遲，包含利用延遲量調(diào)整信號(hào)調(diào)整延遲量的粗延遲電路和細(xì)延遲電路的可變延遲附加電路；比較內(nèi)部時(shí)鐘和經(jīng)上述可變延遲附加電路及虛擬延遲輸入的延遲時(shí)鐘的相位，并向上述可變延遲附加電路輸出延遲量調(diào)整信號(hào)，同時(shí)設(shè)有用來(lái)檢測(cè)利用從上述粗延遲電路和上述細(xì)延遲電路輸出的延遲量設(shè)定信號(hào)，上述粗延遲電路和上述細(xì)延遲電路為最小延遲量設(shè)定的邏輯電路的相位比較電路；具有在上述細(xì)延遲電路內(nèi)存儲(chǔ)使從上述相位比較電路輸出的細(xì)延遲電路旁路的信號(hào)的寄存器和利用上述寄存器的輸出使細(xì)延遲電路內(nèi)的延遲提供部旁路的切換部分；上述粗延遲電路和上述細(xì)延遲電路是最小延遲量設(shè)定，而且，當(dāng)上述延遲時(shí)鐘的相位比上述內(nèi)部時(shí)鐘滯后時(shí)，將細(xì)延遲電路的延遲提供部旁路，不附加在細(xì)延遲電路的延遲。
若按照本發(fā)明的第1方案，在脈沖串開(kāi)始時(shí)，使上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期內(nèi)輸出的第1信號(hào)通過(guò)虛擬延遲輸入到可變延遲附加電路。在可變延遲附加電路中，在1個(gè)時(shí)鐘周期結(jié)束之前測(cè)量第1信號(hào)的邏輯‘1’的持續(xù)定時(shí)，根據(jù)該持續(xù)定時(shí)設(shè)定粗延遲電路的延遲量，由此，進(jìn)行可變延遲附加電路的延遲量的初始設(shè)定。因此，可以在動(dòng)作開(kāi)始時(shí)極短的定時(shí)內(nèi)進(jìn)行相位調(diào)整。
若按照本發(fā)明的第2方案，在脈沖串開(kāi)始時(shí)，使上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期內(nèi)輸出的第1信號(hào)通過(guò)虛擬延遲輸入到可變延遲附加電路。在可變延遲附加電路中，在1個(gè)時(shí)鐘周期結(jié)束之前測(cè)量第1信號(hào)的邏輯‘1’的持續(xù)定時(shí)，根據(jù)該持續(xù)定時(shí)設(shè)定粗延遲電路的延遲量，由此，進(jìn)行可變延遲附加電路的延遲量的初始設(shè)定。因此，可以在動(dòng)作開(kāi)始時(shí)極短的定時(shí)內(nèi)進(jìn)行相位調(diào)整。
此外，在閂鎖模式下，因利用細(xì)延遲電路對(duì)粗延遲電路的單位延遲量補(bǔ)全，故可以減小延遲量的調(diào)整幅度。
若按照本發(fā)明的第3方案，盡管將粗延遲電路的延遲量和細(xì)延遲電路的延遲量都設(shè)定成最小，還是能夠應(yīng)付延遲時(shí)鐘的相位延遲過(guò)頭的情況。即，具有在可變延遲附加電路中能增加可附加的延遲量的范圍的優(yōu)點(diǎn)。
若按照本發(fā)明的第4方案，因利用反相電路和對(duì)于電源電壓與該反相電路具有反特性的電路構(gòu)成可變延遲電路的延遲元件，所以可以抑制對(duì)電源電壓變動(dòng)的延遲量變化。
若按照本發(fā)明的第5方案，盡管將粗延遲電路的延遲量和細(xì)延遲電路的延遲量都設(shè)定成最小，還是能夠應(yīng)付延遲時(shí)鐘的相位延遲過(guò)頭的情況。即，具有在可變延遲附加電路中增加可附加的延遲量的范圍的優(yōu)點(diǎn)。


圖1是表示本發(fā)明實(shí)施方式的半導(dǎo)體存儲(chǔ)器的構(gòu)成例(同步讀出系統(tǒng))的圖。
圖2是表示圖1的DLL電路的構(gòu)成簡(jiǎn)圖。
圖3是用來(lái)說(shuō)明圖2的DLL電路的動(dòng)作的定時(shí)圖。
圖4是表示圖2的控制電路的構(gòu)成的電路圖。
圖5是表示圖2的控制電路的構(gòu)成的電路圖。
圖6是表示圖4的下降沿單觸發(fā)脈沖電路的構(gòu)成的電路圖。
圖7是表示圖2的虛擬延遲電路的構(gòu)成的電路圖。
圖8是表示圖7的微調(diào)電路的構(gòu)成的圖。
圖9是表示圖2的相位比較電路的構(gòu)成的電路圖。
圖10是表示圖9的相位比較電路的1個(gè)實(shí)施例的圖。
圖11是表示圖2的粗延遲電路的電路圖。
圖12是表示圖11的粗延遲寄存器電路的構(gòu)成的電路圖。
圖13是表示降低對(duì)電壓的延遲定時(shí)變動(dòng)的延遲單元的1個(gè)實(shí)施例的圖。
圖14是表示圖2的細(xì)延遲電路的構(gòu)成的電路圖。
圖15是表示圖14的細(xì)寄存器電路的構(gòu)成的電路圖。
圖16是表示圖14的細(xì)寄存器電路的構(gòu)成的電路圖。
圖17是用來(lái)說(shuō)明DLL電路的必要性的圖。
圖18是表示DLL電路的已有例的圖。
圖19是用來(lái)說(shuō)明圖18的DLL電路的動(dòng)作的定時(shí)圖。
具體實(shí)施例方式
下面，參照

發(fā)明的最佳實(shí)施方式。
《半導(dǎo)體存儲(chǔ)電路》圖1是表示使用本發(fā)明實(shí)施方式的DLL電路的半導(dǎo)體存儲(chǔ)器的構(gòu)成例(同步讀出系統(tǒng))的圖，示出了閃存的例子。再有，各信號(hào)語(yǔ)句末尾的‘#’表示負(fù)邏輯‘L’為有效。
在圖1中，指令譯碼器/指令寄存器1對(duì)地址和DIN進(jìn)行譯碼后判定指令，利用指令寫入信號(hào)WRITE#將判定結(jié)果存儲(chǔ)在寄存器中。此外，設(shè)定脈沖串模式的種類、時(shí)鐘等待定時(shí)、DLL的使用/不使用?；谟脩糁噶钶斎氲腄LL有效信號(hào)(表示DLL的使用/不使用的信號(hào))V1向脈沖串同步控制電路3、DLL電路6和DOUT用觸發(fā)器(DOUT用F/F)13輸出。此外，基于用戶指令輸入的設(shè)定信號(hào)(表示脈沖串模式的種類、時(shí)鐘等待定時(shí)的信號(hào))向脈沖串同步控制電路3輸出。再有，地址是指令指定用地址，DIN是指令指定用數(shù)據(jù)。
時(shí)鐘控制電路2根據(jù)芯片啟動(dòng)信號(hào)CE#和地址有效信號(hào)(表示輸入的地址是讀出時(shí)的有效地址的信號(hào))ADV#產(chǎn)生脈沖串開(kāi)始信號(hào)(用來(lái)使脈沖串讀出開(kāi)始的信號(hào))ST，再向脈沖串同步控制電路3和DLL電路6輸出。此外，從外部時(shí)鐘IC經(jīng)輸入緩沖器發(fā)生內(nèi)部時(shí)鐘C2，向脈沖串同步控制電路3、DLL電路6和時(shí)鐘驅(qū)動(dòng)器7供給。
脈沖串同步控制電路3在脈沖串同步讀出時(shí)進(jìn)行讀出地址(讀出用的地址)的輸入，此外，進(jìn)行脈沖串地址的生成、讀出放大器的控制、讀出數(shù)據(jù)鎖存的控制和產(chǎn)生DLL啟動(dòng)信號(hào)EN。
該DLL啟動(dòng)信號(hào)EN是用來(lái)將脈沖串開(kāi)始和脈沖串結(jié)束傳送給DLL電路6的信號(hào)。
地址譯碼器4對(duì)從脈沖串同步控制電路3來(lái)的脈沖串開(kāi)始地址(開(kāi)始脈沖串讀出的地址信號(hào))進(jìn)行譯碼，并向存儲(chǔ)器陣列5供給。
DLL電路6生成和外部時(shí)鐘C1大致同相位的DLL時(shí)鐘C3，并向時(shí)鐘驅(qū)動(dòng)器7供給。再有，關(guān)于DLL電路6的詳細(xì)情況將在后面敘述。
時(shí)鐘驅(qū)動(dòng)器7將從時(shí)鐘控制電路2來(lái)的內(nèi)部時(shí)鐘C2和從DLL電路6來(lái)的DLL時(shí)鐘C3緩沖后向DOUT用F/F13供給。
讀出放大器8利用來(lái)自脈沖串同步控制電路3的地址遷移信號(hào)ATD開(kāi)始讀出。
脈沖串用數(shù)據(jù)鎖存器/數(shù)據(jù)選擇器12利用經(jīng)觸發(fā)器(F/F)10從脈沖串同步控制電路3來(lái)的脈沖串?dāng)?shù)據(jù)鎖存信號(hào)鎖存經(jīng)讀出放大鎖存電路9從讀出放大器8來(lái)的輸出數(shù)據(jù)。此外，按照經(jīng)觸發(fā)器(F/F)11從脈沖串同步控制電路3來(lái)的脈沖串地址(由脈沖串同步控制電路3自動(dòng)生成的脈沖串時(shí)序用的地址)，將由讀出放大器8讀出的數(shù)據(jù)送往DOUT用F/F13。
DOUT用F/F13鎖存向DOUT緩沖器14輸出的最終數(shù)據(jù)。調(diào)整使用DLL和不使用DLL時(shí)的輸出定時(shí)。
其次，簡(jiǎn)要說(shuō)明圖1所示的半導(dǎo)體存儲(chǔ)器的不使用DLL電路和使用DLL電路時(shí)各自的動(dòng)作。但是，在同步脈沖串動(dòng)作中，使用DLL電路還是不使用DLL電路由輸入的用戶指令決定。
<不使用DLL電路>
首先，說(shuō)明不使用DLL電路6時(shí)的動(dòng)作。
在時(shí)鐘控制電路2中，檢測(cè)芯片啟動(dòng)信號(hào)CE#或地址有效信號(hào)ADV#的下降沿，當(dāng)雙方信號(hào)有效時(shí)，輸出脈沖串開(kāi)始信號(hào)ST。脈沖串同步控制電路3接收脈沖串開(kāi)始信號(hào)ST，生成脈沖串地址和脈沖串?dāng)?shù)據(jù)鎖存信號(hào)，進(jìn)行脈沖串讀出動(dòng)作。這時(shí)，因DLL有效信號(hào)V1無(wú)效，故DLL電路6不工作。此外，在DOUT用F/F13中，檢測(cè)到DLL有效信號(hào)V1無(wú)效，不使用DLL時(shí)鐘C3而使用內(nèi)部時(shí)鐘C2，將脈沖串輸出數(shù)據(jù)送往DOUT緩沖器14。
<使用DLL電路>
其次，說(shuō)明使用DLL電路6時(shí)的動(dòng)作。
在時(shí)鐘控制電路2中，檢測(cè)芯片啟動(dòng)信號(hào)CE#或地址有效信號(hào)ADV#的下降沿，當(dāng)雙方信號(hào)有效時(shí)，輸出脈沖串開(kāi)始信號(hào)ST。脈沖串同步控制電路3接收脈沖串開(kāi)始信號(hào)ST，生成脈沖串地址和脈沖串?dāng)?shù)據(jù)鎖存信號(hào)，進(jìn)行脈沖串讀出動(dòng)作。這時(shí)，脈沖串同步控制電路3自動(dòng)設(shè)定比利用從指令譯碼器/指令寄存器1來(lái)的設(shè)定信號(hào)表示的用戶設(shè)定的時(shí)鐘等待定時(shí)少1個(gè)時(shí)鐘的等待定時(shí)(時(shí)鐘等待定時(shí)的自動(dòng)校正)。
同時(shí)，脈沖串同步控制電路3檢測(cè)到DLL有效信號(hào)V1有效，向DLL電路6輸出DLL啟動(dòng)信號(hào)EN。DLL電路6檢測(cè)到DLL有效信號(hào)V1、脈沖串開(kāi)始信號(hào)ST和DLL啟動(dòng)信號(hào)EN，開(kāi)始DLL動(dòng)作，向DOUT用F/F13供給已校正到的和外部時(shí)鐘C1大致同相位的DLL時(shí)鐘C3。DOUT用F/F13檢測(cè)到DLL有效信號(hào)V1啟動(dòng)，不使用內(nèi)部時(shí)鐘C2而使用DLL時(shí)鐘C3，將脈沖串輸出數(shù)據(jù)送往DOUT緩沖器14。
當(dāng)規(guī)定的脈沖串時(shí)序結(jié)束時(shí)，脈沖同步控制電路3使DLL啟動(dòng)信號(hào)有效，接收該指令的DLL電路6結(jié)束DLL動(dòng)作。
在上述圖1的半導(dǎo)體存儲(chǔ)器中設(shè)置切換使用DLL和不使用DLL的功能的理由如下。DLL的基本動(dòng)作使對(duì)外部時(shí)鐘C1有延遲的內(nèi)部時(shí)鐘C2延遲到外部時(shí)鐘C1的下一個(gè)邊沿(同相位)。這時(shí)，時(shí)鐘頻率越低，加給內(nèi)部時(shí)鐘C2的延遲量越大，使內(nèi)部的延遲元件增大(芯片面積增大)。因此，需要通過(guò)用戶的指令來(lái)進(jìn)行選擇，對(duì)于內(nèi)部時(shí)鐘C2的延遲的影響小的低頻工作的情況不使用DLL，對(duì)于內(nèi)部時(shí)鐘C2的延遲的影響不能忽略的高頻情況使用DLL。例如，可以由用戶來(lái)設(shè)定是否使用下面的功能(引導(dǎo)配置功能)，即以100MHz為基準(zhǔn)，100MHz以下，因內(nèi)部時(shí)鐘的延遲影響小，故不使DLL電路6工作，100MHz以上使DLL電路6工作。
此外，設(shè)置時(shí)鐘等待定時(shí)自動(dòng)校正功能的理由如下。DLL時(shí)鐘C3使內(nèi)部時(shí)鐘C2進(jìn)一步延遲，所以，在DOUT用F/F13中，當(dāng)調(diào)整脈沖串輸出數(shù)據(jù)的定時(shí)時(shí)，與不使用DLL電路6的情況相比，產(chǎn)生1個(gè)時(shí)鐘周期的等待定時(shí)。因此，當(dāng)使用DLL時(shí)，在脈沖串同步控制電路3中，通過(guò)用戶設(shè)定，使內(nèi)部動(dòng)作等待定時(shí)少1個(gè)時(shí)鐘周期，從而抵消DOUT用F/F13中的1個(gè)時(shí)鐘周期的延遲，從外部來(lái)看，可以使等待定時(shí)和用戶設(shè)定的定時(shí)相等。
《DLL電路的構(gòu)成》下面，參照附圖詳細(xì)說(shuō)明圖1的DLL電路。
首先，參照?qǐng)D2和圖3說(shuō)明本實(shí)施方式的DLL電路的大致構(gòu)成及動(dòng)作。圖2是表示DLL電路的簡(jiǎn)要構(gòu)成的圖，圖3是用來(lái)說(shuō)明DLL電路的動(dòng)作的定時(shí)圖。再有，關(guān)于DLL電路的各構(gòu)成要素的詳細(xì)情況，將在后面使用其他的圖來(lái)敘述。
控制電路100進(jìn)行使DLL工作用的時(shí)鐘的生成(定時(shí)發(fā)生器)、模式切換、待機(jī)和復(fù)位等的控制。
虛擬延遲電路200是產(chǎn)生相當(dāng)于時(shí)鐘的內(nèi)部延遲量(Δt)的延遲的延遲電路。
相位比較電路300對(duì)2個(gè)時(shí)鐘(從控制電路100來(lái)的基準(zhǔn)時(shí)鐘C5和從虛擬延遲電路200來(lái)的延遲時(shí)鐘C6)的相位進(jìn)行比較，向粗延遲電路400輸出信號(hào)COAPLUS和信號(hào)COAMINUS，向細(xì)延遲電路500輸出信號(hào)FINEPLUS或信號(hào)FINEMINUS和信號(hào)EXTRAMINUS(用來(lái)使細(xì)延遲電路500旁路的信號(hào))。
粗延遲電路400將n個(gè)(在本實(shí)施方式中是16個(gè))由粗延遲單元401和粗寄存器402一體形成的粗延遲寄存器部串連起來(lái)，進(jìn)行延遲量的粗校正(例如1ns)。這里，n是時(shí)鐘頻率，是由時(shí)鐘C2的延遲決定的值，在本說(shuō)明書(shū)中稱作‘級(jí)數(shù)’。
細(xì)延遲電路500由細(xì)延遲單元501和n個(gè)細(xì)寄存器502的串連連接部對(duì)等構(gòu)成，進(jìn)行延遲量的校正(例如0.1ns)。
再有，細(xì)延遲電路的單位延遲量(例如，0.5ns)比粗延遲電路400的單位延遲量(例如，1ns)大。
時(shí)鐘驅(qū)動(dòng)器7輸出DLL時(shí)鐘C3(B)。
《DLL電路的動(dòng)作》下面，按順序說(shuō)明圖2的DLL電路的動(dòng)作。
<初始化模式>
首先，說(shuō)明DLL電路的電路復(fù)位和工作電路(初始化模式)中的動(dòng)作。
利用圖1的時(shí)鐘控制電路2檢測(cè)芯片啟動(dòng)信號(hào)CE#或地址有效信號(hào)ADV#的下降沿，當(dāng)雙方有效時(shí)輸出的脈沖串開(kāi)始信號(hào)ST輸入DLL電路6的控制電路100。由此，使由DLL電路6內(nèi)部的觸發(fā)器和寄存器等構(gòu)成的順序電路復(fù)位。復(fù)位后，與內(nèi)部時(shí)鐘C2的第1個(gè)下降沿同步，從控制電路100向虛擬延遲電路200輸出工作時(shí)鐘CF。該工作時(shí)鐘CF通過(guò)虛擬延遲電路400變成工作時(shí)鐘C4，輸入粗延遲電路400(動(dòng)作A101)。該路徑由圖2的虛線a示出。
但是，工作時(shí)鐘CF不是周期性的時(shí)鐘，而是作為在內(nèi)部時(shí)鐘C2的下降沿RS觸發(fā)器被調(diào)定的輸出的‘H’電平的信號(hào)。
此外，在一般的邏輯電路中，無(wú)論將有效邏輯設(shè)定成‘H’電平還是‘L’電平，都可以實(shí)現(xiàn)相同的電路動(dòng)作。因此，即使在本實(shí)施方式中，可以將工作時(shí)鐘CF的邏輯值作為‘L’來(lái)實(shí)現(xiàn)電路。
另一方面，利用控制電路100，與內(nèi)部時(shí)鐘C2的第2個(gè)下降沿同步，寫入信號(hào)WT變成‘H’電平。然后，與內(nèi)部時(shí)鐘C2的第3個(gè)上升沿同步，寫入信號(hào)WT變成‘L’電平，變成半個(gè)時(shí)鐘寬度的同步脈沖，向粗延遲電路400輸出(動(dòng)作A102)。
在控制電路100中，上述RS觸發(fā)器由寫入信號(hào)WT的‘H’電平復(fù)位，工作時(shí)鐘CF變成‘L’電平，由此，從虛擬延遲電路200輸出的工作時(shí)鐘C4也變成‘L’電平(動(dòng)作A103)。
在粗延遲電路400中，利用寫入信號(hào)WT的‘H’電平規(guī)定包含在各粗延遲單元401中的鐘控反相器為無(wú)效，禁止工作時(shí)鐘C4的輸出(動(dòng)作A104)。這是因?yàn)橹辉诠ぷ鲿r(shí)鐘CF變成‘H’電平后到寫入信號(hào)WT作為‘H’電平的1個(gè)時(shí)鐘的期間才傳送工作時(shí)鐘C4。
粗延遲電路400的各級(jí)粗寄存器402參照作為本身成對(duì)的粗延遲單元401的邏輯(‘H’電平、‘L’電平)，利用寫入信號(hào)WT的‘H’電平，在鐘控反相器變成無(wú)效的時(shí)刻，判定工作時(shí)鐘C4已到達(dá)哪一級(jí)。接著，當(dāng)寫入信號(hào)WT變成‘L’電平時(shí)，各級(jí)的粗寄存器402寫入判定結(jié)果。但是，只有在鐘控反相器變成無(wú)效，工作時(shí)鐘C4停止的時(shí)刻工作時(shí)鐘已到達(dá)的與粗延遲單元401成對(duì)的粗寄存器402(在工作時(shí)鐘C4到達(dá)的粗延遲單元401中與最后一個(gè)粗延遲單元401成對(duì)的粗寄存器402)才寫入‘H’電平(動(dòng)作A105)。
由此，結(jié)束初始化模式。通過(guò)以上動(dòng)作，結(jié)束“虛擬延遲電路200產(chǎn)生的虛擬延遲+粗延遲電路400產(chǎn)生的粗延遲＝外部時(shí)鐘的1個(gè)周期”的設(shè)定。再有，在該時(shí)刻還未輸出DLL時(shí)鐘C3。
此外，當(dāng)DQ緩沖器的能力低，DQ緩沖器的延遲大和使用的頻率變高時(shí)(相對(duì)地內(nèi)部時(shí)鐘延遲，DQ延遲變慢的情況相同)，只抵消內(nèi)部時(shí)鐘延遲以使外部時(shí)鐘和DQ輸出不取得同步(不取得創(chuàng)立定時(shí))，在該情況下，通過(guò)構(gòu)成一種(不取得創(chuàng)立定時(shí)情況)能夠判定“虛擬延遲電路200產(chǎn)生的虛擬延遲+粗延遲電路400產(chǎn)生的粗延遲+相當(dāng)于DQ緩沖器延遲的虛擬延遲＝外部時(shí)鐘的2個(gè)周期”的電路，也可以抵消DQ緩沖器的延遲。在本發(fā)明中，雖然該實(shí)施例沒(méi)有示出，但是通過(guò)對(duì)本發(fā)明的實(shí)施例追加若干邏輯電路，可以很容易實(shí)現(xiàn)。
再有，如上述初始化模式的說(shuō)明可知，在初始化模式下，粗延遲電路400作為初始化模式時(shí)的可變延遲附加電路工作(在該初始化模式下細(xì)延遲電路500不作為可變延遲附加電路工作)，同時(shí)，作為存儲(chǔ)延遲量的初始值的部分工作。
<閂鎖模式(初始時(shí)鐘輸出)>
其次，說(shuō)明DLL電路的閂鎖模式(初始時(shí)鐘輸出)下的動(dòng)作。
在上述動(dòng)作A105中，寫入信號(hào)WT變成‘L’電平，在粗寄存器402的寫入結(jié)束的半個(gè)時(shí)鐘周期之后，在控制電路100中，與內(nèi)部時(shí)鐘C2的第3個(gè)下降沿同步，閂鎖模式信號(hào)M變成‘H’電平?？刂齐娐?00接收該閂鎖模式信號(hào)M變成‘H’電平的信號(hào)，將工作時(shí)鐘C4的路徑切換到圖2的實(shí)線b所示的路徑上(動(dòng)作A201)。
在控制電路100中，在上述動(dòng)作A201的半個(gè)時(shí)鐘之后，即內(nèi)部時(shí)鐘的第4個(gè)脈沖以后，每一個(gè)時(shí)鐘都產(chǎn)生1個(gè)與內(nèi)部時(shí)鐘脈沖的上升沿同步的單觸發(fā)脈沖，將該脈沖信號(hào)作為工作時(shí)鐘C4，向延遲電路400的各粗寄存器402輸出(動(dòng)作A202)。再有，不使用內(nèi)部時(shí)鐘C2作為單觸發(fā)脈沖是因?yàn)樵诠ぷ鲿r(shí)鐘C4的‘L’電平的期間切換粗延遲電路400和細(xì)延遲電路500的級(jí)數(shù)，根據(jù)這一結(jié)構(gòu)使內(nèi)部時(shí)鐘C2的占空比變化，將工作時(shí)鐘C4的‘L’電平的期間取得長(zhǎng)一些，使切換時(shí)的定時(shí)有富余。
上述動(dòng)作A202產(chǎn)生的工作時(shí)鐘C4通過(guò)粗延遲電路400的粗延遲單元401和細(xì)延遲電路500的細(xì)延遲單元501變成DLL時(shí)鐘C3。DLL時(shí)鐘C3通過(guò)時(shí)鐘驅(qū)動(dòng)器變成DLL時(shí)鐘C3(B)(動(dòng)作A203)。再有，利用起動(dòng)時(shí)的復(fù)位動(dòng)作使細(xì)延遲電路500的設(shè)定變成0級(jí)，保持未調(diào)整的狀態(tài)，但是，正如在初始化模式中說(shuō)明的那樣，粗延遲電路400的粗延遲單元401的精度得到了校正。再有，這是能夠?qū)嵱玫木取?br> 利用該閂鎖模式(初始時(shí)鐘輸出)的動(dòng)作，可以從內(nèi)部時(shí)鐘C2的第4個(gè)時(shí)鐘周期開(kāi)始產(chǎn)生與該內(nèi)部時(shí)鐘C2的上升沿同步的DLL時(shí)鐘C3.
<閂鎖模式(閂鎖啟動(dòng)動(dòng)作)>
進(jìn)而，說(shuō)明DLL電路的閂鎖模式(閂鎖啟動(dòng)動(dòng)作)下的動(dòng)作。
在上述動(dòng)作A201中，在閂鎖模式信號(hào)M變成‘H’電平的1個(gè)時(shí)鐘之后，從內(nèi)部時(shí)鐘C2的第4個(gè)下降沿開(kāi)始，在控制電路100中，以每3個(gè)時(shí)鐘1次的比例，輸出基準(zhǔn)時(shí)鐘啟動(dòng)信號(hào)RCEN。取該基準(zhǔn)時(shí)鐘啟動(dòng)信號(hào)RCEN和內(nèi)部時(shí)鐘C2的邏輯積(AND)的信號(hào)作為基準(zhǔn)時(shí)鐘C5，向相位比較電路300輸出(動(dòng)作A301)。即，基準(zhǔn)時(shí)鐘C5從內(nèi)部時(shí)鐘C2的第5個(gè)上升沿開(kāi)始，按3個(gè)時(shí)鐘1次的比例輸出。
再有，3個(gè)時(shí)鐘周期1次的比例是考慮到當(dāng)工作頻率變高時(shí)相位比較、粗延遲電路400和細(xì)延遲電路500的級(jí)數(shù)調(diào)整的一連串動(dòng)作有可能在1個(gè)時(shí)鐘周期內(nèi)完成不了的情況。
在相位比較電路300中，判定延遲時(shí)鐘C6的相位相對(duì)基準(zhǔn)時(shí)鐘C5是滯后還是超前。即，判定是不是作為DLL電路的基本閂鎖條件的“可變延遲(粗延遲和細(xì)延遲)+虛擬延遲＝1個(gè)周期”(動(dòng)作A302)。只是，延遲時(shí)鐘C6是工作時(shí)鐘C4順序通過(guò)粗延遲電路400的粗延遲單元401、細(xì)延遲電路500的細(xì)延遲單元501和虛擬延遲電路200加給的延遲信號(hào)。
轉(zhuǎn)移到閂鎖模式后最初的工作時(shí)鐘C4從內(nèi)部時(shí)鐘C2的第4個(gè)上升沿開(kāi)始輸出(參照上述動(dòng)作A202)。該工作時(shí)鐘C4順序通過(guò)粗延遲電路400的粗延遲單元401、細(xì)延遲電路500的細(xì)延遲單元501和虛擬延遲電路200之后的延遲時(shí)鐘C6變成大致滯后1個(gè)周期的信號(hào)。這是因?yàn)樵诔跏蓟Ｊ较掳创盅舆t電路400的精度完成了延遲的設(shè)定。
與此相對(duì)，基準(zhǔn)時(shí)鐘C5在內(nèi)部時(shí)鐘C2的第5個(gè)時(shí)鐘輸出。
因此，在相位比較電路300中，判定是不是作為DLL電路的基本閂鎖條件的“可變延遲(粗延遲和細(xì)延遲)+虛擬延遲＝1個(gè)周期”。
此外，當(dāng)DQ緩沖器的能力低，DQ緩沖器的延遲大和使用的頻率變高時(shí)(相對(duì)地和內(nèi)部時(shí)鐘延遲、DQ延遲變慢的情況相同)，只抵消內(nèi)部時(shí)鐘延遲不足以使外部時(shí)鐘和DQ輸出取得同步(不能取得創(chuàng)立定時(shí)情況)，在該情況下，通過(guò)構(gòu)成一種能夠判定“可變延遲(粗延遲和細(xì)延遲)+虛擬延遲+相當(dāng)于DQ緩沖器延遲的虛擬延遲＝2個(gè)周期”的電路，也可以抵消DQ緩沖器的延遲。在本發(fā)明中，雖然該實(shí)施例沒(méi)有示出，但是通過(guò)對(duì)本發(fā)明的實(shí)施例追加若干邏輯電路，可以很容易實(shí)現(xiàn)。
相位比較電路300根據(jù)上述動(dòng)作A302的判定結(jié)果輸出信號(hào)(信號(hào)COAPLUS、信號(hào)COAMINUS、信號(hào)FINEPLUS、信號(hào)FINEMINUS、信號(hào)EXTRAMINUS)(動(dòng)作A303)。
粗延遲電路400和細(xì)延遲電路500接收相位比較電路300的輸出信號(hào)(信號(hào)COAPLUS、信號(hào)COAMINUS、信號(hào)FINEPLUS、信號(hào)FINEMINUS)，進(jìn)行級(jí)數(shù)調(diào)整，或者，細(xì)延遲電路500接收相位比較電路300的輸出信號(hào)(信號(hào)EXTRAMINUS)，進(jìn)行使細(xì)延遲單元501旁路的動(dòng)作(動(dòng)作A304)。盡管粗延遲電路400的級(jí)數(shù)和細(xì)延遲電路500的級(jí)數(shù)都是0級(jí)(最小設(shè)定)，該旁路動(dòng)作都可以應(yīng)付延遲時(shí)鐘C6的相位過(guò)于滯后的情況。即，當(dāng)相對(duì)內(nèi)部時(shí)鐘C2給出了預(yù)定的閾值(當(dāng)粗延遲電路400的級(jí)數(shù)和細(xì)延遲電路500的級(jí)數(shù)設(shè)定為最小時(shí)由它們附加的延遲量和由虛擬延遲電路200提供的延遲量的總和)的延遲電路C6的相位比基準(zhǔn)時(shí)鐘C5滯后時(shí)，通過(guò)將細(xì)延遲電路500中的延遲提供部分(參照?qǐng)D15)旁路，在細(xì)延遲電路500中不提供延遲。
在粗延遲電路400和細(xì)延遲電路500中，當(dāng)相位比較電路300不輸出如何輸出信號(hào)時(shí)，‘可變延遲+虛擬延遲＝1個(gè)周期’成立，粗延遲電路400和細(xì)延遲電路500不工作(閂鎖狀態(tài))(動(dòng)作A305)。
閂鎖成立后按3個(gè)時(shí)鐘1次的比例執(zhí)行相位比較，對(duì)于因時(shí)鐘周期的變動(dòng)、電源電壓的變動(dòng)和環(huán)境溫度的變動(dòng)等引起的延遲值的變動(dòng)，粗延遲電路400和細(xì)延遲電路500其每次根據(jù)該情況進(jìn)行級(jí)數(shù)的增減，對(duì)相位進(jìn)行校正(動(dòng)作A306)。
再有，從上述閂鎖模式(初始時(shí)鐘輸出、閂鎖動(dòng)作)的說(shuō)明和上面記載的粗延遲電路400的單位延遲量比和細(xì)延遲電路500的單位延遲量大的情況可知，在閂鎖模式下，粗延遲電路400作為具有粗單位延遲量的粗可變延遲附加電路工作，細(xì)延遲電路500作為通過(guò)具有細(xì)延遲量來(lái)附加對(duì)粗延遲電路400的單位延遲量進(jìn)行內(nèi)插的延遲量的細(xì)可變延遲附加電路工作。
<脈沖串終了動(dòng)作>
進(jìn)而，說(shuō)明DLL電路的脈沖串終了動(dòng)作。
DLL電路6接收DLL啟動(dòng)信號(hào)EN的下降沿后終止DLL動(dòng)作(動(dòng)作A401)。脈沖串同步讀出的整個(gè)動(dòng)作，在進(jìn)行所謂流水線處理的規(guī)格中，從脈沖串同步控制電路3接收DLL啟動(dòng)信號(hào)EN的‘L’電平(脈沖串結(jié)束)之后在要2個(gè)周期的定時(shí)需要輸出DLL時(shí)鐘C3。因此，在控制電路100內(nèi)設(shè)置移位寄存器，測(cè)量2個(gè)時(shí)鐘的定時(shí)。
DLL啟動(dòng)信號(hào)EN在脈沖串開(kāi)始時(shí)為‘H’電平并輸入DLL電路6，但是，DLL電路6內(nèi)的順序電路(時(shí)序電路)不使用該‘H’電平，只作為脈沖串時(shí)序終了的條件使用。脈沖串開(kāi)始由脈沖串開(kāi)始信號(hào)ST進(jìn)行。
下面，參照

DLL電路的各部分。
<控制電路>
參照?qǐng)D4至圖6說(shuō)明控制電路的動(dòng)作。圖4和圖5是表示圖2的控制電路的構(gòu)成的圖，圖6是表示圖4的下降沿單觸發(fā)脈沖電路的構(gòu)成的電路圖。
<復(fù)位動(dòng)作>
首先，說(shuō)明控制電路的復(fù)位動(dòng)作。如上所述，脈沖串開(kāi)始信號(hào)ST是在向圖1的控制電路2輸入的芯片啟動(dòng)信號(hào)CE#或地址有效信號(hào)ADV#的下降沿變成‘H’電平，在內(nèi)部時(shí)鐘C2的第1個(gè)上升沿變成‘L’電平的脈沖(參照?qǐng)D3)。
脈沖串開(kāi)始信號(hào)ST從時(shí)鐘控制電路2經(jīng)NAND電路101向觸發(fā)器111～117供給，使觸發(fā)器111～117復(fù)位(動(dòng)作B101)。同時(shí)，經(jīng)NOR電路152向其他電路(相位比較電路300、粗延遲電路400、細(xì)延遲電路500)輸出復(fù)位信號(hào)RST(動(dòng)作B102)。NAND電路101的使用目的是當(dāng)脈沖串開(kāi)始信號(hào)ST在芯片上具有很大的延遲供給DLL電路6時(shí)，復(fù)位解除(脈沖串開(kāi)始信號(hào)變成‘L’電平)的定時(shí)滯后，為了防止內(nèi)部動(dòng)作的開(kāi)始變慢，在內(nèi)部時(shí)鐘C2的第1個(gè)上升沿(‘H’電平)強(qiáng)制性地使脈沖串開(kāi)始信號(hào)ST變成‘L’電平。
<時(shí)鐘啟動(dòng)動(dòng)作>
其次，說(shuō)明控制電路的時(shí)鐘啟動(dòng)動(dòng)作。
在上述復(fù)位動(dòng)作之后，觸發(fā)器115的輸出的反相信號(hào)(信號(hào)S101)變成‘H’電平。此后，在時(shí)鐘C2的第1個(gè)‘H’電平時(shí)半鎖存器141的輸出(信號(hào)S102)變成‘H’電平(動(dòng)作B201)。
信號(hào)S102和閂鎖模式信號(hào)M的反相信號(hào)輸入NAND電路102，作為觸發(fā)器121的輸出的閂鎖模式信號(hào)M在剛剛復(fù)位之后是‘L’電平，其反相信號(hào)是‘H’電平。因此，在復(fù)位后內(nèi)部時(shí)鐘C2的第1個(gè)‘H’電平，初始化模式的時(shí)鐘啟動(dòng)信號(hào)EN1變成‘H’電平(初始化模式開(kāi)始)(動(dòng)作B202)。
此后，當(dāng)閂鎖模式信號(hào)M變成‘H’電平(參照?qǐng)D3)時(shí)，時(shí)鐘啟動(dòng)信號(hào)EN1變成‘L’電平(禁止)，同時(shí)，閂鎖模式的時(shí)鐘啟動(dòng)信號(hào)EN2經(jīng)NAND電路103變成‘H’電平(閂鎖模式開(kāi)始)(動(dòng)作B203)。
利用NAND電路104，在觸發(fā)器111～113由脈沖串開(kāi)始信號(hào)ST形成的復(fù)位之后，閂鎖模式信號(hào)M是‘L’(初始化模式)的期間繼續(xù)，處于復(fù)位狀態(tài)。閂鎖模式信號(hào)M變成‘H’電平，當(dāng)變成閂鎖模式時(shí)，觸發(fā)器111～113的復(fù)位狀態(tài)被解除，與內(nèi)部時(shí)鐘C2的下降沿同步開(kāi)始動(dòng)作，按內(nèi)部時(shí)鐘C2的3個(gè)時(shí)鐘周期1次的比例，產(chǎn)生基準(zhǔn)時(shí)鐘啟動(dòng)信號(hào)RCEN(動(dòng)作B204)。
<初始化模式>
進(jìn)而，說(shuō)明控制電路的初始化模式下的動(dòng)作。
在上述動(dòng)作B202中，時(shí)鐘啟動(dòng)信號(hào)EN1變成‘H’電平，進(jìn)而，通過(guò)內(nèi)部時(shí)鐘C2變成‘L’電平，調(diào)定RS鎖存器161，其輸出變成‘H’電平。該‘H’電平的時(shí)鐘通過(guò)偏置調(diào)整延遲171和虛擬延遲200，經(jīng)時(shí)鐘輸出選擇器172變成工作時(shí)鐘C4(動(dòng)作B301)。設(shè)置偏置調(diào)整延遲171的理由如下。在初始化模式下，只由粗延遲電路400來(lái)決定可變延遲的值，而在閂鎖模式下，則由粗延遲電路400和細(xì)延遲電路500雙方?jīng)Q定可變延遲的值。因此，在初始化模式下，通過(guò)經(jīng)過(guò)偏置調(diào)整延遲171，可以抵消初始化模式下的只由粗延遲電路400決定的可變延遲值和閂鎖模式下的由粗延遲電路400和細(xì)延遲電路500雙方?jīng)Q定的可變延遲值的差。
此外，在一般的邏輯電路中，無(wú)論將有效邏輯設(shè)定成‘H’電平還是‘L’電平，都可以實(shí)現(xiàn)相同的電路動(dòng)作。因此，在本實(shí)施方式中，可以將工作時(shí)鐘C4的邏輯值作為‘L’來(lái)實(shí)現(xiàn)電路。
RS鎖存器161在從調(diào)定開(kāi)始的1個(gè)時(shí)鐘之后，利用觸發(fā)器119的輸出(信號(hào)S103)復(fù)位(動(dòng)作B302)。即，在初始化模式下，工作時(shí)鐘C4變成1個(gè)周期寬度的脈沖。
與此同時(shí)，1個(gè)時(shí)鐘寬度的寫入信號(hào)WT輸出給粗延遲電路400(動(dòng)作B303)。再有，在該寫入信號(hào)WT的上升沿決定粗延遲電路400的級(jí)數(shù)，在寫入信號(hào)WT的下降沿，將該判定結(jié)果寫入粗延遲電路400的粗寄存器402中。
<閂鎖模式>
進(jìn)而，說(shuō)明控制電路的閂鎖模式下的動(dòng)作。
初始化模式利用寫入信號(hào)WT來(lái)結(jié)束，在其半個(gè)時(shí)鐘之后，閂鎖模式信號(hào)M變成‘H’電平，由此，轉(zhuǎn)移到閂鎖模式。通過(guò)閂鎖模式信號(hào)M變成‘H’電平，單觸發(fā)脈沖發(fā)生電路173的輸出經(jīng)時(shí)鐘輸出選擇器172變成工作時(shí)鐘C4(動(dòng)作B401)。
<偏置啟動(dòng)動(dòng)作>
進(jìn)而，說(shuō)明控制電路的偏置啟動(dòng)動(dòng)作。在粗延遲電路400和細(xì)延遲電路500中，采用用來(lái)緩和因電源電壓引起的延遲量的變動(dòng)的電路。為此，設(shè)置用來(lái)對(duì)晶體管加偏置電壓的電路。因該電路工作時(shí)從VCC到VSS產(chǎn)生DC電流，故為了防止無(wú)謂的電流消耗，有必要使其只在DLL工作時(shí)導(dǎo)通。因此，在控制電路內(nèi)設(shè)置用來(lái)產(chǎn)生偏壓的時(shí)序電路。
當(dāng)信號(hào)111為‘H’電平時(shí)，因接點(diǎn)偏置F3迅速變成‘H’電平，故節(jié)點(diǎn)偏置啟動(dòng)的信號(hào)S112也迅速變成‘H’電平，使偏置發(fā)生電路導(dǎo)通(動(dòng)作B501)。
當(dāng)信號(hào)111為‘L’電平時(shí)，雖然接點(diǎn)偏置F3變成‘L’電平，但是，由觸發(fā)器114～117構(gòu)成的移位寄存器起作用，此后，在內(nèi)部時(shí)鐘C2的3個(gè)時(shí)鐘期間接點(diǎn)偏置F1、偏置F2都變成‘H’電平，接點(diǎn)偏置啟動(dòng)信號(hào)S112在內(nèi)部時(shí)鐘C2的3個(gè)時(shí)鐘期間也輸出‘H’電平(動(dòng)作B502)。即，接點(diǎn)偏置啟動(dòng)信號(hào)S112在信號(hào)S111的上升沿變成‘H’電平，在下降沿的3個(gè)時(shí)鐘之后變成‘L’電平。下降沿之后的3個(gè)時(shí)鐘周期保持‘H’電平是因?yàn)榘凑誅LL的規(guī)格，在信號(hào)S111的下降沿之后也有必要2次輸出工作時(shí)鐘C4，使其有1次的余量。
<脈沖串結(jié)束>
進(jìn)而，說(shuō)明控制電路的脈沖串結(jié)束的動(dòng)作。
當(dāng)信號(hào)111為‘L’電平時(shí)，觸發(fā)器114的時(shí)鐘輸入變成‘H’電平，觸發(fā)器114的輸出變成‘H’電平(觸發(fā)器115的輸入是‘H’電平)(動(dòng)作B601)。當(dāng)延遲131和NAND電路105因某種原因在信號(hào)S111中產(chǎn)生‘L’電平的噪聲(毛刺)時(shí)，屏蔽該噪聲，防止一不小心使DLL電路停止工作。
在觸發(fā)器115的輸入變成‘H’電平的下一個(gè)內(nèi)部時(shí)鐘C2的上升沿，觸發(fā)器1154的輸出變成‘H’電平，經(jīng)反相器反相后信號(hào)S101變成‘L’電平(動(dòng)作B602)。因內(nèi)部時(shí)鐘C2是處于‘H’電平期間，故信號(hào)S102經(jīng)半鎖存器141變成‘L’電平，時(shí)鐘啟動(dòng)信號(hào)EN2變成‘L’電平，工作時(shí)鐘C4的停止輸出(動(dòng)作B603)。即，信號(hào)S111下降后到此為止的動(dòng)作變成2個(gè)周期，從信號(hào)S111的下降沿開(kāi)始的2個(gè)時(shí)鐘輸出工作時(shí)鐘C4，此后，工作時(shí)鐘C4停止輸出。
進(jìn)而，利用觸發(fā)器116、117取得2個(gè)周期的定時(shí)，觸發(fā)器117的輸出變成‘H’電平，經(jīng)NOR電路152使觸發(fā)器111～113變成復(fù)位狀態(tài)，與此同時(shí)，復(fù)位信號(hào)RST變成‘H’電平，使DLL內(nèi)部的觸發(fā)器F118～121、虛擬延遲電路200、相位比較電路300、粗延遲電路400和細(xì)延遲電路500復(fù)位(動(dòng)作B604)。
<產(chǎn)生下降沿單觸發(fā)脈沖的動(dòng)作>
進(jìn)而，說(shuō)明圖6的控制電路的下降沿單觸發(fā)脈沖電路產(chǎn)生下降沿單觸發(fā)脈沖的動(dòng)作。粗延遲電路400內(nèi)部裝有用來(lái)判定初始化模式時(shí)時(shí)鐘C4到達(dá)了哪一級(jí)的鎖存器(由鐘控反相器構(gòu)成)，有必要在該初始化模式終了時(shí)對(duì)鎖存器進(jìn)行復(fù)位。
寫入信號(hào)WT輸入至輸入端子T101，當(dāng)寫入信號(hào)WT下降時(shí)，輸入端子T101的輸入下降，在輸出端子T103上產(chǎn)生‘L’電平的單觸發(fā)脈沖，該脈沖變成信號(hào)S121(動(dòng)作B701)。此外，輸入DLL開(kāi)始時(shí)和終了時(shí)的復(fù)位信號(hào)RST的反相信號(hào)RSTB，在該反相信號(hào)為‘L’電平時(shí)輸出端子T103的輸出變成‘L’電平(動(dòng)作B702)。
<虛擬延遲電路>
其次，參照?qǐng)D7和圖8說(shuō)明虛擬延遲電路的構(gòu)成和動(dòng)作。圖7是表示圖2的虛擬延遲電路的構(gòu)成的電路圖，圖8是表示圖7的微調(diào)電路的構(gòu)成的圖。
當(dāng)復(fù)位信號(hào)RST或?qū)懭胄盘?hào)WT變成‘H’時(shí)，虛擬延遲復(fù)位信號(hào)變成‘L’，對(duì)延遲電路202和微調(diào)電路203的時(shí)鐘路徑進(jìn)行復(fù)位。復(fù)位信號(hào)RST是脈沖串開(kāi)始時(shí)和脈沖串終了時(shí)的內(nèi)部電路復(fù)位信號(hào)。
寫入信號(hào)WT變成‘H’是在初始化模式時(shí)的決定粗延遲電路400的級(jí)數(shù)的時(shí)刻發(fā)生的，為了后面的閂鎖動(dòng)作，暫時(shí)對(duì)時(shí)鐘路徑進(jìn)行復(fù)位。
選擇器201在閂鎖模式信號(hào)為‘L’電平時(shí)(初始化模式時(shí))將從圖2的控制電路100供給的工作時(shí)鐘CF向延遲電路202供給。此外，在閂鎖信號(hào)為‘H’電平時(shí)(閂鎖模式時(shí))，將從圖2的細(xì)延遲電路500輸入的DLL時(shí)鐘C3向延遲電路202提供。
延遲電路202使用4個(gè)1組的多級(jí)反相器鏈構(gòu)成，輸出時(shí)鐘C200。
微調(diào)電路203根據(jù)對(duì)微調(diào)電路203的輸入(‘H’或‘L’的信號(hào)S201、S202、S203)來(lái)調(diào)節(jié)延遲量。該電路例如圖8所示，只有NAND電路221～228中的某一個(gè)電路的全部輸入變成‘H’電平，輸出變成‘L’電平，經(jīng)反相器反相后變成‘H’電平。在鐘控反相器211～218中，只有與所有的輸入為‘H’電平的NAND電路成對(duì)的鐘控反相器打開(kāi)。時(shí)鐘C200通過(guò)延遲提供部(0至7)和已打開(kāi)的鐘控反相器變成時(shí)鐘C201，再向選擇器204輸出。因此，在微調(diào)電路203中，可以使從時(shí)鐘輸入到輸出通過(guò)的延遲提供部的個(gè)數(shù)從0到7切換。
對(duì)微調(diào)電路的輸入S201、S202、S203是從同一芯片內(nèi)預(yù)備的存儲(chǔ)部分輸出的信號(hào)，如果作為存儲(chǔ)部分例如使用非易失性存儲(chǔ)單元，則可以通過(guò)在出廠時(shí)從外部寫入值來(lái)進(jìn)行微調(diào)，若使用由例如SRAM等非易性存儲(chǔ)單元和觸發(fā)器等構(gòu)成的寄存器，則可以通過(guò)在使用時(shí)從外部寫入值來(lái)進(jìn)行微調(diào)。
選擇器204在閂鎖模式信號(hào)為‘L’電平時(shí)(初始化模式時(shí))，使輸入向粗延遲電路400供給。此外，在閂鎖模式信號(hào)為‘H’電平時(shí)(閂鎖模式時(shí))，使輸入向相位調(diào)整電路300供給。
<相位比較電路>
其次，參照?qǐng)D9和圖10說(shuō)明相位比較電路的動(dòng)作。圖9是表示相位比較電路的構(gòu)成的圖，圖10是表示圖9的相位比較電路的1個(gè)實(shí)施例的圖。再有，圖9的復(fù)位信號(hào)RST是向觸發(fā)器308～312的鎖存器輸入的信號(hào)，在圖9中省略了。
相位比較電路300比較基準(zhǔn)時(shí)鐘C5和延遲時(shí)鐘C6的相位。延遲時(shí)鐘C6是內(nèi)部時(shí)鐘C2通過(guò)粗延遲電路400、細(xì)延遲電路500和虛擬延遲電路之后的時(shí)鐘，所以，將基準(zhǔn)時(shí)鐘C5和延遲時(shí)鐘C6相位進(jìn)行比較是為了判定作為DLL電路6的閂鎖啟動(dòng)條件的‘虛擬延遲+可變延遲(粗延遲和細(xì)延遲)＝1個(gè)周期’?；鶞?zhǔn)時(shí)鐘C5是按3個(gè)時(shí)鐘周期1次的比例從控制電路100向內(nèi)部時(shí)鐘C2輸出的信號(hào)。
利用復(fù)位信號(hào)RST使鎖存電路308～312、RS觸發(fā)器電路302和RS觸發(fā)器電路318復(fù)位。
作為比較對(duì)象的延遲時(shí)鐘C6經(jīng)NAND電路301輸入觸發(fā)器302。NAND電路301的另一個(gè)輸入輸入基準(zhǔn)時(shí)鐘啟動(dòng)信號(hào)RCEN(動(dòng)作C101)。該NAND電路301的作用是為了進(jìn)行內(nèi)部時(shí)鐘C2的3個(gè)時(shí)鐘只1次的相位比較，其余的時(shí)鐘禁止延遲時(shí)鐘C6的輸入。
基準(zhǔn)時(shí)鐘啟動(dòng)信號(hào)RCEN啟動(dòng)(‘H’電平)時(shí)，延遲時(shí)鐘C6輸入RS觸發(fā)器302，RS觸發(fā)器302的輸出(信號(hào)S301)變成‘H’電平(動(dòng)作C102)。
這里，使用RS觸發(fā)器302的目的是因延遲時(shí)鐘C6成原來(lái)的工作時(shí)鐘C4是在控制電路100內(nèi)的AND電路173產(chǎn)生的單觸發(fā)脈沖，故‘H’電平的期間短，為了在進(jìn)行相位比較時(shí)防止誤判定，需要彌補(bǔ)‘H’電平的定時(shí)的不足。
該RS觸發(fā)器302通過(guò)基準(zhǔn)時(shí)鐘啟動(dòng)信號(hào)RCEN變成‘L’電平來(lái)復(fù)位，信號(hào)S301變成‘L’電平(動(dòng)作C103)。
基準(zhǔn)時(shí)鐘C5為‘L’電平的期間(基準(zhǔn)時(shí)鐘C5的上升沿還沒(méi)有到達(dá))鎖存電路303～306處于開(kāi)放狀態(tài)，依次傳送RS觸發(fā)器302輸出(信號(hào)S301)的‘H’電平(動(dòng)作C104)。
當(dāng)基準(zhǔn)時(shí)鐘C5變成‘H’電平時(shí)，鎖存電路303～306關(guān)閉(鎖存)，在該時(shí)刻，停止RS觸發(fā)器302輸出的傳送(動(dòng)作C105)。
各鎖存電路303～306的接點(diǎn)N303～306的值(信號(hào)S303～S306)輸入相位判定電路307(動(dòng)作C106)。再有，各節(jié)點(diǎn)具有的信號(hào)的意義如下。‘S301＝1’表示粗延遲電路400滯后1級(jí)以上，‘S304＝0’表示細(xì)延遲電路500滯后大約1級(jí)，‘S305＝0’表示細(xì)延遲電路500超前大約1級(jí)，‘S306＝1’表示粗延遲電路400超前1級(jí)以上。
相位判定電路307由一般的組合邏輯電路構(gòu)成(參照?qǐng)D10)，通過(guò)對(duì)鎖存電路303～306的各輸出(信號(hào)S303～S306)、從粗延遲電路400來(lái)的信號(hào)COASEL0、COASEL15和從細(xì)延遲電路來(lái)的信號(hào)FINEREG0、EXMINREG進(jìn)行組合，來(lái)輸出成為控制粗延遲電路400基礎(chǔ)的信號(hào)CPLUSF、CMINUSF、成為控制細(xì)延遲電路500基礎(chǔ)的信號(hào)FPLUSF、FMINUSF和EXMINUSF(動(dòng)作C107)。再有，相位判定電路(組合邏輯電路)307起檢測(cè)的邏輯電路的作用，檢測(cè)是利用從粗延遲電路400和細(xì)延遲電路500輸出的延遲量設(shè)定信號(hào)，兩延遲電路400、500都設(shè)定成最小延遲量(級(jí)數(shù)都為0)。
以下示出該相位判定電路(組合電路)的邏輯(各輸出信號(hào)變成有效‘1’的條件)。
有關(guān)信號(hào)CPLUSF(粗延遲電路400的級(jí)數(shù)加)如下。
基準(zhǔn)時(shí)鐘C5到達(dá)接點(diǎn)N306(信號(hào)S306＝1)，且信號(hào)COASEL15為0(粗延遲電路400的級(jí)數(shù)不是15)的情況，是信號(hào)FINEREG為1，信號(hào)FPLUSF變成1的情況(來(lái)自細(xì)延遲電路500的進(jìn)位)。
有關(guān)信號(hào)CMINUSF(粗延遲電路400的級(jí)數(shù)減)如下。
基準(zhǔn)時(shí)鐘C5沒(méi)有到達(dá)接點(diǎn)N303(信號(hào)S303＝1)，且信號(hào)COASEL0為0(粗延遲電路400的級(jí)數(shù)不是0)的情況，是信號(hào)FINEREG為0信號(hào)FMINUS變成1的情況(來(lái)自細(xì)延遲電路500的退位)。
有關(guān)信號(hào)FPLUSF(細(xì)延遲電路500的級(jí)數(shù)加)如下。
基準(zhǔn)時(shí)鐘C5到達(dá)接點(diǎn)N305(信號(hào)S305＝0)，而沒(méi)有到達(dá)接點(diǎn)N306(信號(hào)S306＝0)的情況，是信號(hào)FINEREG0為0或信號(hào)COASEL15為0(不必進(jìn)位或粗延遲電路可進(jìn)位)、進(jìn)而信號(hào)EXMINREG為0的情況。
有關(guān)信號(hào)FMINUSF(細(xì)延遲電路500的級(jí)數(shù)減)如下。
基準(zhǔn)時(shí)鐘C5到達(dá)接點(diǎn)N303(信號(hào)S303＝0)，而沒(méi)有到達(dá)接點(diǎn)N304(信號(hào)S304＝0)的情況，是信號(hào)FINEREG0為1或信號(hào)COASEL0為0(不必退位或粗延遲電路400可退位)的情況。
有關(guān)信號(hào)EXMINUSF如下。
信號(hào)COASEL0為1，且信號(hào)FINEREG為0(粗延遲電路和細(xì)延遲電路雙方為0級(jí))，是基準(zhǔn)時(shí)鐘C5未到達(dá)接點(diǎn)N304(信號(hào)S304＝0)的情況。一旦信號(hào)EXMINREG變成1，便保持該值，直至到達(dá)接點(diǎn)N305(信號(hào)S305＝0)，不到達(dá)接點(diǎn)N306(信號(hào)S306＝0)的條件成立為止。這表示細(xì)延遲電路500超前1級(jí)。
再有，當(dāng)基準(zhǔn)時(shí)鐘C5到達(dá)接點(diǎn)N304(信號(hào)S304＝1)而沒(méi)有到達(dá)接點(diǎn)N305(信號(hào)S305＝＝1)時(shí)，上述任何一種條件都不滿足，表示閂鎖狀態(tài)，基準(zhǔn)時(shí)鐘C5和延遲時(shí)鐘C6的相位相同，相位判定電路307沒(méi)有輸出。
因?yàn)橄辔慌卸娐?07是組合電路，所以，有必要測(cè)量用來(lái)進(jìn)行粗延遲電路400和細(xì)延遲電路500的控制的最終輸出的定時(shí)。因此，相位判定電路307的輸出輸入后級(jí)的鎖存電路308～312(動(dòng)作C108)。各鎖存電路308～312在對(duì)基準(zhǔn)時(shí)鐘C5加延遲的信號(hào)S307為‘H’電平時(shí)，取入相位判定電路307的輸出(動(dòng)作C109)。即，在使用基準(zhǔn)時(shí)鐘C5的‘H’電平，使相位比較用的鎖存電路303～306關(guān)閉之后，鎖存電路308～312取入相位判定電路307的相位判定結(jié)果。
然后，當(dāng)基準(zhǔn)時(shí)鐘C5變成‘L’電平、加給延遲的信號(hào)S307變成‘L’電平時(shí)，鎖存電路308～312關(guān)閉(鎖存相位判定結(jié)果)(動(dòng)作C110)。進(jìn)而，在鎖存電路308～312的后級(jí)預(yù)備AND電路313～317，利用寄存器控制信號(hào)COMPOE輸出信號(hào)COAPLUS、COAMINUS、FINEPLUS、FINEMINUS、EXTRAMINUS(動(dòng)作C111)。
上述寄存器控制電路COMPOE由RS觸發(fā)器318產(chǎn)生。該RS觸發(fā)器318的動(dòng)作在基準(zhǔn)時(shí)鐘C5的下降沿調(diào)定(COMPOE＝‘H’)，由時(shí)鐘C200復(fù)位(COMPOE＝L)。時(shí)鐘200是基準(zhǔn)時(shí)鐘C5通過(guò)粗延遲電路400延遲后的信號(hào)。而NOR電路319是用來(lái)在基準(zhǔn)時(shí)鐘C5變成‘H’電平的時(shí)刻、即相位比較開(kāi)始的時(shí)刻對(duì)RS觸發(fā)器318進(jìn)行復(fù)位的電路。
<粗延遲電路>
其次，參照?qǐng)D11和圖12說(shuō)明粗延遲電路的構(gòu)成和動(dòng)作。圖11是表示圖2的粗延遲電路的構(gòu)成的電路圖，圖12是表示圖11的粗延遲寄存器電路的構(gòu)成的電路圖。
粗延遲電路400如上所述，把粗延遲單元401和粗寄存器402成對(duì)的粗延遲寄存器電路n個(gè)(本實(shí)施方式中為16個(gè))串連連接。
<初始化模式>
首先，說(shuō)明粗延遲電路400的初始化模式下的動(dòng)作。
向各粗延遲寄存器電路部410輸入工作時(shí)鐘C4。首先，從虛擬延遲電路200輸入的工作時(shí)鐘C4輸入第1級(jí)的粗延遲寄存器電路410的端子IN1，向NAND電路451和反相器電路421提供(動(dòng)作D101)。NAND電路451的另一個(gè)輸入是與其成對(duì)的粗寄存器402的輸出SYSEL，在DLL工作開(kāi)始時(shí)復(fù)位，變成‘L’電平。因此，工作時(shí)鐘C4不傳送給端子OUT2(動(dòng)作D102)。
另一方面，鐘控反相器431利用從控制電路100供給的寫入信號(hào)WT控制，寫入信號(hào)WT是‘L’電平時(shí)有效。參照?qǐng)D3的定時(shí)圖等，寫入信號(hào)WT如上所述，在輸出工作時(shí)鐘CF被輸出后(工作時(shí)鐘CF＝‘H’)1個(gè)時(shí)鐘周期之后，從‘L’電平變成‘H’電平，所以，工作時(shí)鐘C4在其間經(jīng)反相器電路421、傳輸門441、鐘控反相器431、NAND電路452、反相器電路422和傳輸門442向端子OUT1輸出(動(dòng)作D103)。該路徑是加給粗延遲(1級(jí))的路徑。
端子OUT1與次級(jí)的粗延遲寄存器電路410的端子IN1連接，所以，在寫入信號(hào)WT為‘L’電平的期間，端子OUT2的輸出依次傳送給次級(jí)的粗延遲寄存器電路410(動(dòng)作D104)。
當(dāng)在輸出工作時(shí)鐘CF被輸出后的1個(gè)時(shí)之后寫入信號(hào)WT變成‘H’電平時(shí)(參照?qǐng)D3)，鐘控反相器431關(guān)閉，鐘控反相器432打開(kāi)，并閂鎖該時(shí)刻接點(diǎn)P402的值(動(dòng)作D105)。
該時(shí)刻的NOR電路456的輸出S401在接點(diǎn)P401和節(jié)點(diǎn)P402雙方為‘L’電平時(shí)變成‘H’電平，除此之外變成‘L’電平(動(dòng)作D106)。
即，NOR電路456的輸出S401變成‘H’電平的條件是接點(diǎn)P401和節(jié)點(diǎn)P402雙方為‘L’電平。該條件的意思是從端子IN1輸入的工作時(shí)鐘C4的‘H’電平到達(dá)接點(diǎn)P401，而沒(méi)有到達(dá)接點(diǎn)P402。
很明顯，在n個(gè)粗延遲寄存器電路410中只有1個(gè)滿足該條件。這是因?yàn)?，到達(dá)接點(diǎn)P401是指到達(dá)其前面的粗延遲寄存器電路410的接點(diǎn)P402，若到達(dá)不了接點(diǎn)P402，就不能到達(dá)其后面的粗延遲電路410的接點(diǎn)P401。
動(dòng)作D106判定在從工作時(shí)鐘CF的輸出開(kāi)始的1個(gè)時(shí)鐘期間工作時(shí)鐘C4能否到達(dá)粗延遲寄存器電路410的第幾級(jí)。即，初始化模式下的工作時(shí)鐘C4通過(guò)虛擬延遲電路200，所以，和判定‘虛擬延遲+可變延遲(只是粗延遲電路400產(chǎn)生的粗延遲)’＝1周期是一回事。
因?qū)懭胄盘?hào)WT是‘H’電平，故鐘控反相器433打開(kāi)，輸入IN5是復(fù)位用信號(hào)，這時(shí)為‘L’電平，所以，輸出(信號(hào)S405)的值傳送給節(jié)點(diǎn)P405(動(dòng)作D107)。再有，在上述條件成立的粗延遲寄存器電路410中，節(jié)點(diǎn)P403的值是‘H’電平，在上述條件不成立的粗延遲寄存器電路410中是‘L’電平。
這時(shí)，在閂鎖模式時(shí)從相位比較電路300輸出的信號(hào)COAPLUS和信號(hào)COAMINUS是‘L’電平，鐘控反相器434、435關(guān)閉。此外，接點(diǎn)P404的值變成寫入信號(hào)WT反相的‘L’電平，所以，鐘控反相器436、437關(guān)閉。進(jìn)而，接點(diǎn)P404的值反相變成‘H’電平，鐘控反相器438打開(kāi)，鎖存使接點(diǎn)P405變化前的值反相后的值(動(dòng)作D108)。即，雖然寫入信號(hào)WT為‘H’電平時(shí)接點(diǎn)P405的值變化(只有某一個(gè)粗延遲寄存器電路是‘H’)，但端子OUT3的輸出不變。
在寫入信號(hào)WT變成‘H’電平的半個(gè)時(shí)鐘之后，寫入信號(hào)WT變成‘L’電平(參照?qǐng)D3)。由此，鐘控反相器433關(guān)閉，接點(diǎn)P404的值變成‘H’電平，所以，鐘控反相器436打開(kāi)，鎖存接點(diǎn)P405的值(動(dòng)作D109)。即，粗延遲寄存器電路410的某一個(gè)粗寄存器402寫入‘H’電平。
同時(shí)，因接點(diǎn)P404的值變成‘H’電平，故鐘控反相器437打開(kāi)，此外，因其反相是‘L’電平故鐘控反相器438關(guān)閉，寫入粗寄存器402的值向端子OUT3輸出(動(dòng)作D110)。
在寫入信號(hào)WT剛變成‘L’電平之后，從控制電路100向端子IN2輸入‘L’電平的脈沖，由此，由NAND電路452和鐘控反相器432構(gòu)成的鎖存器被復(fù)位(動(dòng)作D111)。
<閂鎖模式(初始時(shí)鐘輸出)>
其次，說(shuō)明粗延遲電路的閂鎖模式(初始時(shí)鐘輸出)下的動(dòng)作。通過(guò)上述初始化模式的動(dòng)作，只有粗延遲寄存器電路401的某一個(gè)粗寄存器402寫入‘H’。
工作時(shí)鐘C4輸入第1個(gè)粗延遲寄存器電路410的粗延遲單元401的端子IN1。這時(shí)，若向其成對(duì)的粗寄存器402寫入‘H’，則端子OUT3的輸出是‘H’，端子OUT2輸出經(jīng)NAND電路451變成工作時(shí)鐘C4反相后的值(動(dòng)作D201)。從端子OUT2的輸出經(jīng)時(shí)鐘合成部411到達(dá)粗延遲電路400的輸出OUTA，并向細(xì)延遲電路500輸出(動(dòng)作D202)。端子OUTA的值變成端子OUT2的值的反邏輯值，所以，對(duì)工作時(shí)鐘C4來(lái)說(shuō)是正邏輯。
另一方面，因接點(diǎn)P406的值是‘L’電平，故對(duì)端子IN1的輸入(工作時(shí)鐘C4)被NAND電路452禁止，不傳送給端子OUT1。端子OUT1是次級(jí)的端子IN1的輸入，所以，工作時(shí)鐘C4不傳送給次級(jí)。不通過(guò)給出延遲的部分(動(dòng)作D203)。
再有，在向粗寄存器402寫入‘L’的粗延遲寄存器電路410中，從端子IN1向端子OUT1傳送，工作時(shí)鐘C4向次級(jí)傳送。
例如，若向第1個(gè)粗延遲寄存器電路410的粗寄存器402寫入‘H’，那么照樣通過(guò)NAND電路451的路徑，而延遲元件1次都不通過(guò)，將這記作為0級(jí)，若向第16個(gè)寄存器寫入‘H’，則記作為15級(jí)。在粗延遲電路400中可以設(shè)定16級(jí)的延遲值。
<閂鎖模式(閂鎖啟動(dòng)動(dòng)作)>
進(jìn)而，說(shuō)明粗延遲電路的閂鎖模式(閂鎖啟動(dòng)動(dòng)作)下的動(dòng)作。
在粗延遲電路400中，從相位比較電路300輸入與相位比較結(jié)果對(duì)應(yīng)的信號(hào)COAPLUS、信號(hào)COAMINUS(動(dòng)作D301)。信號(hào)COAPLUS和信號(hào)COAMINUS是1個(gè)時(shí)鐘寬度的‘H’電平的脈沖。
當(dāng)從相位比較電路300輸入信號(hào)COAPLUS時(shí)，信號(hào)COAPLUS是‘H’電平，鐘控反相器435打開(kāi)。端子IN3的輸入是注目的粗延遲寄存器電路410的前一個(gè)粗延遲寄存器電路410的端子OUT3的輸出值(寫入該粗寄存器402的值)。因此，信號(hào)COAPLUS是‘H’電平，且只當(dāng)寫入一個(gè)前的粗延遲寄存器電路410的粗寄存器402的值是‘H’時(shí)，接點(diǎn)P405的值才變成‘H’電平(動(dòng)作D302)。
當(dāng)在1個(gè)時(shí)鐘之后信號(hào)COAPLUS變成‘L’電平時(shí)，鐘控反相器436打開(kāi)，鎖存接點(diǎn)P405的值‘H’，向粗寄存器402寫入‘H’(動(dòng)作D303)。
再有，對(duì)前面粗寄存器402寫入了‘H’的粗延遲寄存器電路410進(jìn)行下述處理。信號(hào)COAPLUS是‘H’電平，鐘控反相器435打開(kāi)。向前一個(gè)粗延遲寄存器電路410的粗寄存器402寫入‘L’，所以，接點(diǎn)P405的值變成‘L’電平。接著，當(dāng)信號(hào)COAPLUS是‘L’電平時(shí)，鐘控反相器436打開(kāi)，鎖存接點(diǎn)P405的值‘L’，向粗寄存器402寫入‘L’。
例如，若向第5個(gè)粗延遲寄存器電路410的粗寄存器402寫入‘H’，則由信號(hào)COAPLUS向第6個(gè)粗延遲寄存器電路410的粗寄存器402寫入‘H’，向第5個(gè)粗延遲寄存器電路410的粗寄存器402寫入‘L’。由此，粗延遲寄存器電路410的級(jí)數(shù)設(shè)定從4級(jí)增加到5級(jí)。再有，寫入其他的粗延遲寄存器電路410的粗寄存器402的值原封不動(dòng)(‘L’)。
當(dāng)從相位比較電路300輸入信號(hào)COAMINUS時(shí)，信號(hào)COAMINUS是‘H’電平，鐘控反相器434打開(kāi)。端子IN4的輸入是注目的粗延遲寄存器電路410的后一個(gè)粗延遲寄存器電路410的端子OUT的輸出值(寫入該粗寄存器402的值)。因此，信號(hào)COAMINUS是‘H’電平，且只當(dāng)寫入后一個(gè)粗延遲寄存器電路410的粗寄存器402的值是‘H’時(shí)，接點(diǎn)P405的值才變成‘H’電平(動(dòng)作D304)。
當(dāng)在1個(gè)時(shí)鐘之后信號(hào)COAMINUS變成‘L’電平時(shí)，則鐘控反相器436打開(kāi)，鎖存接點(diǎn)P405的值‘H’，向粗寄存器402寫入‘H’(動(dòng)作D305)。
再有，在目前對(duì)粗寄存器402寫入了‘H’的粗延遲寄存器電路410中進(jìn)行下述處理。信號(hào)COAMINUS是‘H’電平，鐘控反相器434打開(kāi)。向后一個(gè)粗延遲寄存器電路410的粗寄存器402寫入‘L’，所以，接點(diǎn)P405的值變成‘L’電平。接著，當(dāng)信號(hào)COAMINUS變成‘L’電平時(shí)，鐘控反相器436打開(kāi)，鎖存接點(diǎn)P405的值‘L’，向粗寄存器402寫入‘L’。
例如，若向第5個(gè)粗延遲寄存器電路410的粗寄存器402寫入‘H’，則由信號(hào)COAMINUS向第4個(gè)粗延遲寄存器電路410的粗寄存器402寫入‘H’，向第5個(gè)粗延遲寄存器電路410的粗寄存器402寫入‘L’。由此，粗延遲寄存器電路410的級(jí)數(shù)設(shè)定從4級(jí)減少到3級(jí)。再有，寫入其他的粗延遲寄存器電路410的粗寄存器402的值原封不動(dòng)(‘L’)。當(dāng)信號(hào)COAPLUS和信號(hào)COAMINUS雙方?jīng)]有輸入時(shí)，粗延遲電路400的粗寄存器402不工作。
各粗延遲寄存器電路410的粗寄存器402在脈沖串開(kāi)始和脈沖串終了時(shí)，向端子IN5輸入復(fù)位信號(hào)進(jìn)行復(fù)位(寫入‘L’)。
由以上說(shuō)明可知，可以反映相位比較電路300的相位比較結(jié)果，對(duì)粗延遲電路的級(jí)數(shù)進(jìn)行增減。
下面，圖13示出降低延遲定時(shí)相對(duì)電壓的變動(dòng)的延遲單元的一個(gè)實(shí)施例。圖11的延遲元件(延遲單元)由反相器421、傳輸門441、反相器422和傳輸門422構(gòu)成。利用電阻RF0～RF3進(jìn)行電阻分壓后的BIAS接點(diǎn)的電壓隨電源電壓VCC變化。調(diào)整利用電阻RF5～RF9、N溝道晶體管TR1和電阻RF4分壓后的NBIAS接點(diǎn)，使其對(duì)作為晶體管TR1的柵極電壓的BIAS電壓具有相反的特性。即，當(dāng)電源電壓變高時(shí)，BIAS接點(diǎn)的電壓變高，晶體管TR1的導(dǎo)通電阻減小。因此，NBIAS接點(diǎn)的電壓變低。
當(dāng)NBIAS接點(diǎn)的電壓變低時(shí)，構(gòu)成傳輸門441、442的N溝道晶體管的柵極電壓也變低，所以，傳輸門441、442的電阻值變大，傳輸門的全部延遲加大。即，當(dāng)電源電壓變高時(shí)，傳輸門的延遲值變大，可以具有和通常的延遲特性相反的特性。通常的反相器421、422的延遲值在電源電壓變高時(shí)變小，所以，通過(guò)將反相器421、422和傳輸門441、442組合，即使電源電壓變高也可以將延遲值的變動(dòng)抑制到最小。此外，當(dāng)電源電壓變低時(shí)，反相器421、422的延遲值變大，但傳輸門441、442的延遲值變小，所以，通過(guò)將它們組合，即使電源電壓變低也可以將延遲值的變動(dòng)抑制到最小限度。即，即使電源電壓上下變動(dòng)都可以將延遲值抑制到最小。
<細(xì)延遲電路>
其次，參照?qǐng)D14～16說(shuō)明細(xì)延遲電路的構(gòu)成和動(dòng)作。圖14是表示圖2的細(xì)延遲電路的構(gòu)成的電路圖。圖15是表示圖14的細(xì)延遲電路的構(gòu)成的電路圖，圖16是表示圖14的細(xì)寄存器電路的構(gòu)成的電路圖。再有，圖中的COACKO與圖11中的OUTA對(duì)應(yīng)。
此外，圖15的延遲部和圖13的延遲單元一樣，由反相器和對(duì)電源電壓具有與該反相器電路相反的特性的電路構(gòu)成，因此，可以使延遲量相對(duì)電源電壓的變化抑制到最小。
細(xì)延遲電路500具有細(xì)遲延電路510、細(xì)寄存器電路511和由觸發(fā)器構(gòu)成的額外負(fù)寄存器電路(存儲(chǔ)從相位比較電路300輸出的用來(lái)使細(xì)延遲電路500旁路的信號(hào)EXTRAMINUS的寄存器)512。細(xì)寄存器電路511預(yù)備有n個(gè)，與細(xì)遲延電路510連動(dòng)分成n+1級(jí)調(diào)整細(xì)延遲值。在本實(shí)施方式中，只設(shè)置1個(gè)細(xì)延遲電路511，細(xì)延遲值有2級(jí)，稱作0級(jí)和1級(jí)。再有，粗延遲電路400的粗寄存器402不存在所有各級(jí)都寫入‘L’狀態(tài)，但在細(xì)寄存器電路中，有所有各級(jí)都寫入‘L’的情況，所以變成(n+1)級(jí)。
由反相器515、516和AND電路513、514構(gòu)成的組合邏輯電路是與粗延遲電路400的粗寄存器402連動(dòng)進(jìn)行進(jìn)位、退位的控制電路。
<不作進(jìn)位、退位時(shí)的動(dòng)作>
首先，說(shuō)明不作進(jìn)位、退位時(shí)的動(dòng)作。信號(hào)COAPLUS、COAMINUS變成‘L’電平。并且信號(hào)FINEPLUS、FINEMINUS是1個(gè)時(shí)鐘寬度的‘H’脈沖。
細(xì)延遲電路511利用閂鎖模式信號(hào)M的‘L’電平(初始化模式時(shí))復(fù)位(動(dòng)作E101)。閂鎖模式時(shí)的來(lái)自相位比較電路300的信號(hào)FINEPLUS、FINEMINUS是‘L’電平，所以，鐘控反相器531、532關(guān)閉，鐘控反相器533打開(kāi)，這時(shí)ONAND電路525的輸出(信號(hào)501)變成‘L’電平。
然后，變成閂鎖模式，當(dāng)輸入來(lái)自相位比較電路300的信號(hào)FINEPLUS的‘H’電平時(shí)，鐘控反相器532打開(kāi)。最低位的細(xì)寄存器的SYDTMINUS固定在VCC，所以，ONAND電路525的輸出(信號(hào)501)變成‘H’電平(動(dòng)作E102)。在內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘之后，信號(hào)FINELPUS變成‘L’電平，鐘控反相器532關(guān)閉，鐘控反相器533、534打開(kāi)，最低位的寄存器寫入‘H’(動(dòng)作E103)。
進(jìn)而，當(dāng)輸入信號(hào)FINEPLUS的‘H’電平時(shí)，最低位的細(xì)寄存器的SYDTMINUS固定在VCC，所以，先寫入‘H’的細(xì)寄存器和上一級(jí)的細(xì)寄存器寫入‘H’(動(dòng)作E104)。
若到某一級(jí)寫入‘H’時(shí)輸入信號(hào)FINEMINUS(‘H’電平)，最高位的細(xì)寄存器的DTPLUS固定在VSS，所以，從高位側(cè)的寄存器開(kāi)始按順序?qū)懭搿甃’(動(dòng)作E105)。即，若輸入信號(hào)FINEMINUS的‘H’電平，則鐘控反相器531打開(kāi)，最高位的SYDTPLUS固定在VSS，所以，ONAND電路525的輸出(信號(hào)501)變成‘L’電平。接著，在1個(gè)時(shí)鐘周期之后，信號(hào)FINEMINUS變成‘L’電平，鐘控反相器531關(guān)閉，鐘控反相器533、534打開(kāi)，寫入‘L’。
<進(jìn)位、退位的動(dòng)作>
進(jìn)而，說(shuō)明細(xì)延遲電路的進(jìn)位、退位動(dòng)作。
若在最低位的細(xì)寄存器寫入‘L’時(shí)(在所有的細(xì)寄存器上寫入‘L’時(shí))若輸入信號(hào)FINEMINUS的‘H’電平，則信號(hào)SYCOAMINUS變成‘H’電平。在各細(xì)寄存器內(nèi)部，ONAND電路525的輸出(信號(hào)501)變成‘H’電平。然后，信號(hào)FINEMINUS變成‘L’電平，向所有各級(jí)細(xì)寄存器寫入‘H’(動(dòng)作E201)。再有，這時(shí)，向粗延遲電路400的粗寄存器402輸入來(lái)自相位比較電路300的信號(hào)COAMINUS的‘H’電平，級(jí)數(shù)減少1級(jí)。這樣，粗延遲電路400和細(xì)延遲電路500連動(dòng)進(jìn)行退位。
若在最高位的細(xì)寄存器寫入‘H’時(shí)(在所有的細(xì)寄存器上寫入‘H’時(shí))輸入信號(hào)FINEPLUS的‘H’電平，則信號(hào)SYCOAPLUS變成‘H’電平。在各細(xì)寄存器內(nèi)部，ONAND電路525的輸出(信號(hào)501)變成‘L’電平。然后，信號(hào)FINEPLUS變成‘L’電平，向所有各級(jí)細(xì)寄存器寫入‘L’(動(dòng)作E301)。再有，這時(shí)，向粗延遲電路400的粗寄存器402輸入來(lái)自相位比較電路300的信號(hào)COAPLUS的‘H’電平，級(jí)數(shù)增加1級(jí)。這樣，粗延遲電路400和細(xì)延遲電路500連動(dòng)進(jìn)位。
各細(xì)寄存器電路511的輸出輸入細(xì)遲延電路510，使并聯(lián)連接的鐘控反相器551、552啟動(dòng)，改變驅(qū)動(dòng)能力，增減延遲值(動(dòng)作E401)。
額外負(fù)寄存器512使用閂鎖模式信號(hào)的‘L’電平(初始化模式時(shí))調(diào)定，輸出‘H’電平的信號(hào)EXMINREG。當(dāng)信號(hào)EXMINREG為‘H’電平時(shí)，細(xì)遲延電路510的鐘控反相器553打開(kāi)，旁路延遲部(動(dòng)作E501)，從SYDLLFINECKO向虛擬延遲電路200輸出FDBCKO(相當(dāng)于圖2的DLL時(shí)鐘C3)。此外，從SYDLLFINECKOB向時(shí)鐘驅(qū)動(dòng)器7輸出FINECKOB(相當(dāng)于圖2的DLL時(shí)鐘C3)。然后，利用來(lái)自相位比較電路300的信號(hào)EXTRAMINUS的值和COMPOE的下降沿(1個(gè)時(shí)鐘寬度的‘H’脈沖)改變信號(hào)EXMINREG的值(動(dòng)作E502)。再有，鐘控反相器553起用來(lái)旁路細(xì)延遲電路內(nèi)的延遲部的切換部分的作用。
本發(fā)明的DLL電路的延遲元件的延遲量因電源的變動(dòng)而變化，所以，需要注意電源電壓的變動(dòng)或電源噪聲等。
本發(fā)明的DLL電路的配置地點(diǎn)最好盡量在電源PAD的附近。其目的是避免內(nèi)部的電源變動(dòng)、電源噪聲的影響，同時(shí)避免由電源布線電阻帶來(lái)的電壓降的影響。
對(duì)應(yīng)因電源噪聲等而使電源電壓劇烈擺動(dòng)的有效方法是使向DLL供給的電源線與其他電路的電源線分開(kāi)，并在該電源線上設(shè)置例如由CR構(gòu)成的噪聲濾波器(低通濾波器)。
以上，說(shuō)明了本發(fā)明的優(yōu)選實(shí)施方式，但本發(fā)明不限于上述實(shí)施方式，可以進(jìn)行各種各樣的設(shè)計(jì)變更。
本發(fā)明的DLL電路可以適用于閃存中的有用的DLL(延遲閂鎖環(huán))電路，可以應(yīng)用在閃存等半導(dǎo)體存儲(chǔ)器中。
權(quán)利要求
1.一種DLL電路，其特征在于，具有相當(dāng)于對(duì)外部時(shí)鐘的內(nèi)部時(shí)鐘延遲的虛擬延遲，包含利用延遲量調(diào)整信號(hào)調(diào)整延遲量的粗延遲電路和細(xì)延遲電路的可變延遲附加電路，比較內(nèi)部時(shí)鐘和經(jīng)上述可變延遲附加電路及虛擬延遲輸入的延遲時(shí)鐘的相位，并向上述可變延遲附加電路輸出延遲量調(diào)整信號(hào)的相位比較電路；作為脈沖串開(kāi)始時(shí)的初始化模式，具有使在上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期之間調(diào)定成邏輯‘1’的第1信號(hào)通過(guò)上述虛擬延遲輸入上述可變延遲附加電路的部分，檢測(cè)利用上述可變延遲附加電路通過(guò)上述虛擬延遲輸入的上述第1信號(hào)的邏輯‘1’的持續(xù)定時(shí)，到上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期結(jié)束，通過(guò)根據(jù)上述持續(xù)定時(shí)設(shè)定該可變延遲附加電路內(nèi)的粗延遲電路的延遲量來(lái)設(shè)定該可變延遲附加電路的延遲量的初始值的部分；作為上述可變延遲附加電路中的延遲量的初始設(shè)定后的閂鎖模式，具有利用上述可變延遲附加電路內(nèi)的粗延遲電路和細(xì)延遲電路使上述內(nèi)部時(shí)鐘延遲，同時(shí)，一邊利用由上述相位比較電路輸出的延遲量調(diào)整信號(hào)對(duì)該可變延遲附加電路內(nèi)的粗延遲電路和細(xì)延遲電路的延遲量進(jìn)行校正，一邊生成滯后1個(gè)時(shí)鐘周期和上述外部時(shí)鐘同步的輸出時(shí)鐘的時(shí)鐘輸出部分。
2.一種DLL電路，其特征在于，具有相當(dāng)于對(duì)外部時(shí)鐘的內(nèi)部時(shí)鐘延遲的虛擬延遲，包含利用延遲量調(diào)整信號(hào)調(diào)整延遲量的粗延遲電路和細(xì)延遲電路的可變延遲附加電路，比較內(nèi)部時(shí)鐘和經(jīng)上述可變延遲附加電路及虛擬延遲輸入的延遲時(shí)鐘的相位，并向上述可變延遲附加電路輸出延遲量調(diào)整信號(hào)的相位比較電路；作為脈沖串開(kāi)始時(shí)的初始化模式，具有使在上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期之間，調(diào)定成邏輯‘1’的第1信號(hào)通過(guò)上述虛擬延遲輸入上述可變延遲附加電路的部分，檢測(cè)利用上述可變延遲附加電路通過(guò)上述虛擬延遲輸入的上述第1信號(hào)的邏輯‘1’的持續(xù)定時(shí)，到上述內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期結(jié)束，通過(guò)根據(jù)上述持續(xù)定時(shí)設(shè)定該可變延遲附加電路內(nèi)的粗延遲電路的延遲量來(lái)設(shè)定該可變延遲附加電路的延遲量的初始值的部分；作為上述可變延遲附加電路中的延遲量的初始設(shè)定后的閂鎖模式，具有利用上述可變延遲附加電路內(nèi)的粗延遲電路和細(xì)延遲電路使上述內(nèi)部時(shí)鐘延遲，同時(shí)，一邊利用由上述相位比較電路輸出的延遲量調(diào)整信號(hào)對(duì)該可變延遲附加電路內(nèi)的粗延遲電路和細(xì)延遲電路的延遲量進(jìn)行校正，一邊生成滯后1個(gè)時(shí)鐘周期與上述外部時(shí)鐘同步的輸出時(shí)鐘的時(shí)鐘輸出部分；上述粗延遲電路，作為存儲(chǔ)上述初始化模式的可變延遲附加電路及上述初始值的設(shè)定的部分而動(dòng)作，作為在上述閂鎖模式下具有粗單位延遲量的粗可變延遲附加電路而動(dòng)作；上述細(xì)延遲電路，作為利用在上述閂鎖模式時(shí)具有細(xì)單位延遲量，附加補(bǔ)全上述粗延遲電路的單位延遲量的延遲量的細(xì)可變延遲附加電路而動(dòng)作。
3.權(quán)利要求1或2所述的DLL電路，其特征在于，具有在上述閂鎖模式下，上述相位比較電路的判定結(jié)果，對(duì)上述內(nèi)部時(shí)鐘附加了已預(yù)定閾值的延遲量的上述延遲時(shí)鐘的相位，在比上述內(nèi)部時(shí)鐘滯后時(shí)，不用上述可變延遲電路內(nèi)的細(xì)延遲電路對(duì)上述延遲時(shí)鐘附加延遲的部分。
4.權(quán)利要求1或2所述的DLL電路，其特征在于，由反相電路和對(duì)電源電壓具有和該反相電路相反的特性的電路，構(gòu)成組成上述帶有可變延遲的電路的粗延遲電路和細(xì)延遲電路內(nèi)的延遲元件。
5.一種可變延遲附加電路，其特征在于，其構(gòu)成DLL電路，該DLL電路具有相當(dāng)于對(duì)外部時(shí)鐘的內(nèi)部時(shí)鐘延遲的虛擬延遲，包含利用延遲量調(diào)整信號(hào)調(diào)整延遲量的粗延遲電路和細(xì)延遲電路的可變延遲附加電路；比較內(nèi)部時(shí)鐘和經(jīng)上述可變延遲附加電路及虛擬延遲輸入的延遲時(shí)鐘的相位，并向上述可變延遲附加電路輸出延遲量調(diào)整信號(hào)，同時(shí)設(shè)有用來(lái)檢測(cè)利用從上述粗延遲電路和上述細(xì)延遲電路輸出的延遲量設(shè)定信號(hào)，上述粗延遲電路和上述細(xì)延遲電路為最小延遲量設(shè)定的邏輯電路的相位比較電路；具有在上述細(xì)延遲電路內(nèi)存儲(chǔ)使從上述相位比較電路輸出的細(xì)延遲電路旁路的信號(hào)的寄存器和利用上述寄存器的輸出使細(xì)延遲電路內(nèi)的延遲提供部旁路的切換部分；上述粗延遲電路和上述細(xì)延遲電路是最小延遲量設(shè)定，而且，當(dāng)上述延遲時(shí)鐘的相位比上述內(nèi)部時(shí)鐘滯后時(shí)，將細(xì)延遲電路的延遲提供部旁路，不附加在細(xì)延遲電路的延遲。
全文摘要
本發(fā)明的延遲閂鎖環(huán)(DLL)電路具有相當(dāng)于內(nèi)部時(shí)鐘對(duì)外部時(shí)鐘的延遲的虛擬延遲電路(200)，包含利用延遲量調(diào)整信號(hào)調(diào)整延遲量的粗延遲電路(400)和細(xì)延遲電路(500)的可變延遲附加電路，與經(jīng)內(nèi)部時(shí)鐘和可變延遲附加電路及虛擬延遲輸入的延遲時(shí)鐘進(jìn)行相位比較并向可變延遲附加電路輸出延遲量調(diào)整信號(hào)的相位比較電路(300)。作為脈沖串開(kāi)始時(shí)的初始化模式，使在內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期之間調(diào)定成邏輯‘1’的第1信號(hào)通過(guò)上述虛擬延遲輸入可變延遲附加電路，利用可變延遲附加電路，在內(nèi)部時(shí)鐘的1個(gè)時(shí)鐘周期結(jié)束之前檢測(cè)第1信號(hào)的邏輯‘1’的持續(xù)定時(shí)，通過(guò)根據(jù)持續(xù)定時(shí)設(shè)定粗延遲電路的延遲量來(lái)對(duì)可變延遲附加電路的延遲量進(jìn)行初始設(shè)定。
文檔編號(hào)H03K5/153GK101015022SQ20058001338
公開(kāi)日2007年8月8日 申請(qǐng)日期2005年2月9日 優(yōu)先權(quán)日2004年2月27日
發(fā)明者前田賢吾, 谷川明, 西山增治, 大堀莊一, 平野誠(chéng), 高島洋, 的場(chǎng)伸次, 淺野正通 申請(qǐng)人:夏普株式會(huì)社, 凸版印刷株式會(huì)社