專利名稱：電壓比較電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電壓比較電路，特別是涉及耗電量低的電壓比較電路。
背景技術(shù)：
近年來，在以便攜終端等為代表的各種電子設(shè)備中，伴隨高功能化、高性能化，所搭載的電路的數(shù)量增加，另一方面，小型輕量化的要求也提高，電路的省電處理成為主要的課題。電壓比較電路廣泛地用作各種電子電路的功能電路塊。特別是多用于將模擬信號轉(zhuǎn)換為數(shù)字信號的電路，即AD轉(zhuǎn)換電路中。這樣的電壓比較電路的省電處理也不例外，通過電路方面的研制，降低消耗電流。
比如，在專利文獻(xiàn)1中，公開有低耗電量的電壓比較電路。該電路由如圖7所示的雙重的觸發(fā)電路(雙鎖存型)的電壓比較器構(gòu)成。下面對該電路進(jìn)行詳細(xì)說明。
在圖7中，電壓比較電路，包括第1觸發(fā)器，由1對交叉耦合的n型的場效應(yīng)晶體管(以下稱為“FET”)Q103、Q104構(gòu)成；n型FET Q101，其源極及漏極分別與FET Q103的源極及漏極連接；和n型FET Q102，其源極及漏極分別與FET Q104的源極及漏極連接。另外，還包括第2觸發(fā)器，由極性與第1觸發(fā)器不同的1對交叉耦合的p型FET Q105、Q106構(gòu)成；p型FET Q107，其源極及漏極分別與p型FET Q105的源極及漏極連接；p型FET Q108，其源極及漏極分別與p型FET Q106的源極及漏極連接；n型FET Q109，其源極、漏極分別連接于FET Q103的漏極與FET Q105的漏極之間；和n型FETQ110，其源極、漏極分別連接于FET Q104的漏極與FET Q106的漏極之間。FET Q107、Q108、Q109、Q110的柵極，共用連接，供給脈沖信號(選通信號)φ。FET Q101、Q102的柵極，分別與信號輸入端子IN1、IN2連接，輸入應(yīng)進(jìn)行比較的電壓。另外，F(xiàn)ET Q109、Q110的漏極分別與輸出端子OUT2、OUT1連接。此外，F(xiàn)ET Q101、Q102、Q103、Q104的源極與低電位的電源VSS連接，F(xiàn)ET Q105、Q106、Q107、Q108的源極與高電位的電源VDD連接。
對如上構(gòu)成的電壓比較電路的操作進(jìn)行說明。該電路中，初始脈沖信號φ從低電平(電源VSS的電位)開始。在電源VDD的電壓為5V、n型FET的閾值電壓為0.8V的情況下，優(yōu)選使輸入電壓比FETQ101、Q102的閾值電壓高1V左右，能夠以最高速度使電路進(jìn)行操作。以下在該條件下進(jìn)行說明。由于FET Q101、Q102導(dǎo)通，故FET Q103、Q104的漏極電壓為零(電源VSS的電位)，F(xiàn)ET Q109、Q110為非導(dǎo)通，F(xiàn)ET Q107、Q108變?yōu)閷?dǎo)通，所以輸出端子OUT1、OUT2的電位等于電源VDD的電壓(高電平)。
接著，如果施加脈沖信號φ為高電平(電源VDD的電位)的脈沖，則FET Q109、Q110導(dǎo)通，F(xiàn)ET Q107、Q108變?yōu)榉菍?dǎo)通，電流通過FET Q109、Q110流入FET Q103、Q104的觸發(fā)器。此時，如果信號輸入端子IN1的電位高于信號輸入端子IN2的電位，則流過FETQ101的電流大于流過FET Q102的電流。FET Q103的漏極電位或FETQ104的漏極電位分別超過閾值電壓之前，漏極電流不流過FET Q103、Q104。在FET Q109、Q110導(dǎo)通的初期，以相同的方式對FET Q103的漏極和FET Q104的漏極進(jìn)行充電，但由于FET Q103的漏極的放電量較多，故FET Q104的漏極(FET Q103的柵極)先超過閾值電壓。于是，F(xiàn)ET Q103也開始放電，F(xiàn)ET Q103的漏極(FET Q104的柵極)的電位不上升。因此，F(xiàn)ET Q104的漏極的電位持續(xù)上升。因此流過FETQ109的電流大于流過FET Q110的電流。于是，輸出端子OUT2的電位低于輸出端子OUT1的電位，因此由FET Q105，Q106構(gòu)成的觸發(fā)器也進(jìn)行操作，輸出端子OUT2的電位急速地降低。如此輸入端子的電位確定輸出端子的狀態(tài)。
如上，電壓比較電路由雙重的觸發(fā)器構(gòu)成，確定輸出狀態(tài)所需要的時間較快。另外，由于從輸入到輸出為完全對稱的結(jié)構(gòu)，故可去除偏移電壓產(chǎn)生的原因，電源干擾以相等程度施加于兩個輸入電壓上，因此相互抵消，也完全沒有相對干擾而進(jìn)行誤操作的危險。另外，在初始狀態(tài)(脈沖信號φ為低電平)，不消耗電流，即使在比較操作(脈沖信號φ為高電平)中也僅僅消耗微小的電流，由此，實現(xiàn)低耗電量的電壓比較電路。
另外，在非專利文獻(xiàn)1中，也記載了低耗電量的電壓比較電路。該電路為與專利文獻(xiàn)1的電壓比較電路基本相同的結(jié)構(gòu)，但輸入級由p型FET的差動放大器構(gòu)成。
專利文獻(xiàn)1JP特公平2-34490號文獻(xiàn)(圖4)非專利文獻(xiàn)1ジ-·エム·ュイン(G.M.Yin)他、“8ビット解像度を有する高速CMOS比較器(A High-Speed CMOS Comparatorwith 8-b Resolution)”、(米國)、ァイイ-イ-イ-ジャ-ナルォブソリッドステ-トサ-キット(IEEE Journal of Solid-state Circuits)、27卷2號、1992年2月、p.208～211在現(xiàn)有的電壓比較電路中，雖然在初始狀態(tài)(脈沖信號φ為低電平)不消耗電流，但是在比較操作(脈沖信號φ為高電平)中消耗微小的電流。即，在圖7中，脈沖信號φ為高電平，信號輸入端子IN1的電位高于信號輸入端子IN2的電位。在該狀態(tài)下，F(xiàn)ET Q104、Q105、Q107、Q108處于截止?fàn)顟B(tài)，F(xiàn)ET Q103、Q106，Q109、FET Q110處于導(dǎo)通狀態(tài)。于是，通過FET Q106、Q110、Q102而流過微小的電流。另外，在信號輸入端子IN2的電位高于信號輸入端子IN1的電位時，通過FET Q105、Q109、Q101而流過微小的電流。為了在比較操作中對信號進(jìn)行放大，需要該微小的電流，但該電流即使在確定了輸出狀態(tài)后仍流動。然而，在現(xiàn)有的電路中，人們長期地認(rèn)為該電流是不可缺少的，將微小電流作為不得停止的電流而對待。另外，以往，沒有進(jìn)行過減弱該電流以進(jìn)一步減少耗電量這樣的電壓比較電路的嘗試。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種耗電量更小的電壓比較電路。
為了實現(xiàn)上述目的，本發(fā)明人著眼于以下方面而完成了本發(fā)明在電壓比較電路的輸出狀態(tài)確定后，流過FET Q101或Q102的電流不是必需的，因而減弱該電流，以減少耗電量。
本發(fā)明的一個方面的電壓比較電路，包括第1場效應(yīng)晶體管，第1輸入端子與其柵極連接；和第2場效應(yīng)晶體管，其源極與第1場效應(yīng)晶體管連接，第2輸入端子與其柵極連接。還包括雙穩(wěn)態(tài)電路，該雙穩(wěn)態(tài)電路如下構(gòu)成，被供給時鐘信號，在時鐘信號為第1邏輯值時，第1輸出端子的邏輯值和第2輸出端子的邏輯值為相同的邏輯值，在時鐘信號從第1邏輯值變?yōu)榈?邏輯值時，對應(yīng)于第1場效應(yīng)晶體管的漏極電流和第2場效應(yīng)晶體管的漏極電流之間的大小關(guān)系，第1輸出端子的邏輯值和第2輸出端子的邏輯值的其中之一變?yōu)椴煌倪壿嬛怠＿€包括電流控制電路，該電流控制電路如下進(jìn)行控制，在第1輸出端子的邏輯值和第2輸出端子的邏輯值相同時，使第1和第2場效應(yīng)晶體管的源極電流流動，在第1輸出端子的邏輯值和第2輸出端子的邏輯值為相互不同的邏輯值時，中斷源極電流。
在第1擴(kuò)展形式的電壓比較電路中，優(yōu)選的是，電流控制電路如下進(jìn)行控制在第1輸出端子的邏輯值和第2輸出端子的邏輯值相同，并且時鐘信號為第2邏輯值時，使第1和第2場效應(yīng)晶體管的源極電流流動。
在第2擴(kuò)展形式的電壓比較電路中，優(yōu)選的是，電流控制電路，包括邏輯電路，在第1輸出端子的邏輯值和第2輸出端子的邏輯值相同時，輸出第1邏輯值，在第1輸出端子的邏輯值和第2輸出端子的邏輯值不同時，輸出第2邏輯值；和開關(guān)元件，在邏輯電路輸出第1邏輯值時導(dǎo)通，在邏輯電路輸出第2邏輯值時截止；源極電流，在開關(guān)元件導(dǎo)通時流動，截止時中斷。
在第3擴(kuò)展形式的電壓比較電路中，優(yōu)選的是，邏輯電路，在第1輸出端子的邏輯值和第2輸出端子的邏輯值相同，并且時鐘信號為第2邏輯值時，輸出第1邏輯值。
在第4擴(kuò)展形式的電壓比較電路中，優(yōu)選的是，第1和第2場效應(yīng)晶體管各自的源極，共同經(jīng)由開關(guān)元件而與電壓比較電路的電源連接。
在第5擴(kuò)展形式的電壓比較電路中，優(yōu)選的是，第1和第2場效應(yīng)晶體管各自的源極，共同經(jīng)由恒流源而與電壓比較電路的電源連接，開關(guān)元件對恒流源的電流進(jìn)行導(dǎo)通截止控制。
在第6擴(kuò)展形式的電壓比較電路中，雙穩(wěn)態(tài)電路包括第1觸發(fā)器，由1對交叉耦合的第1導(dǎo)電型的第3和第4場效應(yīng)晶體管構(gòu)成；第2觸發(fā)器，由1對交叉耦合的第2導(dǎo)電型的第5和第6場效應(yīng)晶體管構(gòu)成；第2導(dǎo)電型的第7場效應(yīng)晶體管，其源極和漏極分別與第5場效應(yīng)晶體管的源極和漏極連接；第2導(dǎo)電型的第8場效應(yīng)晶體管，其源極和漏極分別與第6場效應(yīng)晶體管的源極和漏極連接；第1導(dǎo)電型的第9場效應(yīng)晶體管，其源極、漏極分別連接于第3場效應(yīng)晶體管的漏極和第5場效應(yīng)晶體管的漏極之間；和第1導(dǎo)電型的第10場效應(yīng)晶體管，其源極、漏極分別連接于第4場效應(yīng)晶體管的漏極和第6場效應(yīng)晶體管的漏極之間；第1和第2場效應(yīng)晶體管的漏極，分別與第3和第4場效應(yīng)晶體管的漏極連接，第7、第8、第9和第10場效應(yīng)晶體管的各柵極，共用連接，供給時鐘信號，第3和第4場效應(yīng)晶體管的各源極與第1電源連接，第5、第6、第7和第8場效應(yīng)晶體管的各源極與第2電源連接。
在第7擴(kuò)展形式的電壓比較電路中，優(yōu)選的是，第1和第2場效應(yīng)晶體管，為第1導(dǎo)電型的場效應(yīng)晶體管，各自的源極，共同經(jīng)由開關(guān)元件而與第1電源連接，電流控制電路，包括開關(guān)元件，通過開閉開關(guān)元件，對源極電流進(jìn)行控制。
在第8擴(kuò)展形式的電壓比較電路中，優(yōu)選的是，第1和第2場效應(yīng)晶體管，為第1導(dǎo)電型的場效應(yīng)晶體管，各自的源極，共同經(jīng)由恒流源而與第1電源連接，電流控制電路，通過對流過恒流源的電流進(jìn)行控制，對源極電流進(jìn)行控制。
在第9擴(kuò)展形式的電壓比較電路中，優(yōu)選的是，第1和第2場效應(yīng)晶體管，為第2導(dǎo)電型的場效應(yīng)晶體管，各自的源極，共同經(jīng)由恒流源而與第2電源連接，電流控制電路，通過對流過恒流源的電流進(jìn)行控制，對源極電流進(jìn)行控制。
根據(jù)本發(fā)明，由于輸入級的FET的源極電流僅在進(jìn)行比較操作的較短期間內(nèi)流動，故可實現(xiàn)耗電量極小的電壓比較電路。


圖1為表示本發(fā)明第1實施例的電壓比較電路的結(jié)構(gòu)的框圖；圖2為說明本發(fā)明第1實施例的電壓比較電路的操作的時序圖；圖3為表示本發(fā)明第2實施例的電壓比較電路的結(jié)構(gòu)的框圖；圖4為表示本發(fā)明第3實施例的電壓比較電路的結(jié)構(gòu)的框圖；圖5為表示本發(fā)明第4實施例的電壓比較電路的結(jié)構(gòu)的框圖；圖6為說明本發(fā)明第4實施例的電壓比較電路的操作的時序圖；圖7為表示現(xiàn)有的電壓比較電路的結(jié)構(gòu)的框圖。
具體實施例方式
本發(fā)明實施方式的電壓比較電路包括第1信號輸入端子(圖1中的IN1)與柵極連接的第1FET(圖1中的Q1)、第2信號輸入端子(圖1中的IN2)與柵極連接的第2FET(圖1中的Q2)、雙重的雙穩(wěn)態(tài)電路、以及電流控制電路。雙穩(wěn)態(tài)電路如下構(gòu)成被供給成為比較的選通信號的脈沖信號(圖1中的φ)，在脈沖信號為低電平時，第1輸出端子(圖1中的OUT1)的邏輯值和第2輸出端子(圖1中的OUT2)的邏輯值為高電平，在脈沖信號從低電平變?yōu)楦唠娖綍r，對應(yīng)于第1FET的漏極電流和第2FET的漏極電流之間的大小關(guān)系，第1輸出端子和第2輸出端子其中之一變?yōu)榈碗娖健?br> 電流控制電路包括邏輯電路(圖1的G)和開關(guān)元件(圖1的FETQ11)。邏輯電路，在第1輸出端子和第2輸出端子的邏輯值為高電平時輸出高電平，在第1輸出端子和第2輸出端子其中之一為低電平時輸出低電平。另外，開關(guān)元件，在邏輯電路輸出高電平時導(dǎo)通，在邏輯電路輸出低電平時截止。第1FET和第2FET的源極電流，在開關(guān)元件導(dǎo)通時流動，在截止時中斷。
如上構(gòu)成的電壓比較電路，在脈沖信號從低電平變?yōu)楦唠娖綍r，對應(yīng)于第1FET的漏極電流和第2FET的漏極電流之間的大小關(guān)系，第1輸出端子和第2輸出端子其中之一變?yōu)榈碗娖?。由此，邏輯電路輸出低電平，開關(guān)元件截止，中斷第1FET和第2FET的源極電流。因此，第1FET和第2FET的源極電流僅在比較操作的極短時間內(nèi)流動，通過比較確定輸出狀態(tài)后，中斷這些源極電流，所以可極為減小電壓比較電路的耗電量。
(實施例1)下面根據(jù)實施例，對電壓比較電路進(jìn)行具體說明。圖1為表示本發(fā)明第1實施例的電壓比較電路的結(jié)構(gòu)的電路圖。在圖1中，F(xiàn)ET Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q9、Q10，與作為現(xiàn)有的電壓比較電路的圖7中的FET Q101、Q102、Q103、Q104、Q105、Q106、Q107、Q108、Q109、Q110相同，省略對其的說明。但是，F(xiàn)ET Q1、Q2的源極共同與n型FET Q11的漏極連接。另外，n型FET Q11的源極與低電位的電源VSS連接。邏輯電路由2輸入端的AND(與)門G構(gòu)成，該AND門G，以輸出端子OUT1、OUT2為輸入端，其輸出端P與FET Q11的柵極連接。
下面對如上構(gòu)成的電壓比較電路的操作進(jìn)行說明。圖2為說明本發(fā)明第1實施例的電壓比較電路的操作的時序圖。在作為比較的選通信號的脈沖信號φ為低電平(電源VSS的電位)時，F(xiàn)ET Q7、Q8導(dǎo)通，輸出端子OUT1、OUT2的電位等于電源VDD的電壓(高電平)。因此，AND門G的輸出P為高電平，F(xiàn)ET Q11導(dǎo)通，F(xiàn)ET Q1、Q2導(dǎo)通。
如果脈沖信號φ從低電平變?yōu)楦唠娖?，則如在現(xiàn)有的圖7的電壓比較電路的操作中說明的那樣，對應(yīng)于供給至輸入端子IN1、IN2的電壓差，輸出端子OUT1、OUT2其中之一變?yōu)榈碗娖健１热纾谳斎攵俗覫N1的電位高于輸入端子IN2的電位時，輸出端子OUT2變?yōu)榈碗娖?，在輸入端子IN2的電位高于輸入端子IN1的電位時，輸出端子OUT1變?yōu)榈碗娖?。由此，AND門G的輸出P從高電平變?yōu)榈碗娖?，F(xiàn)ET Q11截止，F(xiàn)ET Q1，Q2的源極電流被中斷。另外，輸出P為表示比較結(jié)果的狀態(tài)是否確定的控制信號，有效地活用于采用電壓比較電路的外部電路中。
由于電壓比較電路如上進(jìn)行操作，故FET Q1、Q2的源極電流，僅在進(jìn)行比較操作的極短的時間τ內(nèi)流動。在通過比較確定輸出狀態(tài)后，F(xiàn)ET Q11處于截止的狀態(tài)，持續(xù)中斷FET Q1，Q2的源極電流。通常，使作為比較的選通信號的脈沖信號φ的占空比(duty)為50％，使電壓比較電路進(jìn)行操作。因此，平均的消耗電流為FET Q1、Q2的源極電流的一半。但是，比較期間τ比如為1ns左右，非常短，比如脈沖信號φ為50ns周期(以50ns周期進(jìn)行比較)，此時，消耗電流，在現(xiàn)有例中在25ns的期間流動，與此相對，在本發(fā)明中僅在1ns的期間流動，耗電量與現(xiàn)有例相比較，減少到1/25左右。即，可使電壓比較電路的耗電量極小。
(實施例2)圖3為表示本發(fā)明第2實施例的電壓比較電路的結(jié)構(gòu)的框圖。在圖3中，代替圖1的AND門G，采用對輸出附加“非”邏輯的“異或”電路EXOR。其它的結(jié)構(gòu)與圖1相同。在輸出端子OUT1、OUT2為高電平時，“異或”電路EXOR的輸出P為高電平，在輸出端子OUT1、OUT2其中之一為低電平時，“異或”電路EXOR的輸出P為低電平。在輸出端子OUT1、OUT2均為低電平時，圖1的AND門G的輸出P為低電平，圖3的“異或”電路EXOR的輸出P為高電平。但是，在本發(fā)明的實施例中，輸出端子OUT1、OUT2均為低電平的狀態(tài)不存在，故第2實施例以與第1實施例完全相同的方式進(jìn)行操作。另外，可采用各種邏輯電路代替AND門G或“異或”電路EXOR，該各種邏輯電路，在輸出端子OUT1、OUT2為高電平時輸出高電平，在輸出端子OUT1、OUT2其中之一為低電平時輸出低電平。
(實施例3)圖4為表示本發(fā)明第3實施例的電壓比較電路的結(jié)構(gòu)的框圖。在圖4中，與圖1相同的標(biāo)號表示同一部件或相當(dāng)部件，省略對其的說明。在n型FET Q12中，漏極與FET Q1、FET Q2的源極共用連接，源極與低電位的電源VSS連接。在n型FET Q13中，漏極和柵極共同與恒流源I連接，源極與低電位的電源VSS連接。在n型FET Q14中，漏極與n型FET Q15的漏極和n型FET Q12的柵極連接，源極與n型FET Q13的漏極連接。在n型FET Q15中，漏極與FET Q14的漏極和FET Q12的柵極連接，源極與低電位的電源VSS連接。
另外，AND門G的輸出P，與FET Q14的柵極連接，并且與反相電路INV連接，通過該反相電路INV而邏輯反轉(zhuǎn)的信號被供給至FETQ15的柵極。
在如上構(gòu)成的電壓比較電路中，在輸出P為高電平時，F(xiàn)ET Q14導(dǎo)通，F(xiàn)ET Q15截止。由恒流源I與FET Q13生成的偏置電壓，經(jīng)由已導(dǎo)通的FET Q14，被供給至FET Q12的柵極，F(xiàn)ET Q12作為恒流源而進(jìn)行操作。FET Q1、Q2構(gòu)成這兩者的源極與該恒流源連接的比較電路的輸入級。
另一方面，在輸出P為低電平時，F(xiàn)ET Q14截止，F(xiàn)ET Q15導(dǎo)通。由此，F(xiàn)ET Q12截止，中斷FET Q1、Q2的源極電流。
第3實施例的電壓比較電路，與第1實施例相同，僅僅在比較操作的極短的時間內(nèi)，F(xiàn)ET Q1、Q2的源極電流，經(jīng)由FET Q12的恒流源而流動。在通過比較確定輸出狀態(tài)后，F(xiàn)ET Q12處于截止的狀態(tài)，持續(xù)中斷FET Q1、Q2的源極電流，因此可極力地減少電壓比較電路的耗電量。另外，F(xiàn)ET Q1、Q2，作為在比較操作時以FET Q12為恒流源的差動放大器而進(jìn)行操作，因此可使供給至輸入端子IN1、IN2的輸入電壓在比第1實施例的電壓比較電路寬的范圍。另外，也可以進(jìn)一步提高相同相位的干擾成分的去除能力。另外，平時偏置電流經(jīng)由恒流源I和FET Q13流動，但該電流極微小，幾乎不對電壓比較電路的耗電量造成影響。
(實施例4)圖5為表示本發(fā)明第4實施例的電壓比較電路的結(jié)構(gòu)的框圖。圖5所示的電壓比較電路，是在非專利文獻(xiàn)1所公開的比較電路中應(yīng)用本發(fā)明而進(jìn)一步減小耗電量的構(gòu)成，與圖4相同的標(biāo)號表示相同部件或相當(dāng)部件，省略對其的說明。在圖5中，F(xiàn)ET Q21、Q22、Q24、Q25、Q26、Q27分別與圖4的FET Q1、Q2、Q12、Q13、Q14、Q15相對應(yīng)，但不同之處在于為p型FET。另外，F(xiàn)ET Q24、Q25、Q27的各源極與高電位的電源VDD連接。
新添加的n型FET Q23的漏極和源極，分別與FET Q21、Q22的漏極連接，向柵極供給時鐘信號φ2。另一方面，時鐘信號φ1，相當(dāng)于圖4的時鐘信號φ，與輸出端子OUT1、OUT2一起被輸入到3輸入的AND門G0中。該AND門G0的輸出P0，與FET Q27的柵極連接，并且與反相電路INV的輸入連接。反相電路INV的輸出與FET Q26的柵極連接。
下面對如上構(gòu)成的電壓比較電路的操作進(jìn)行說明。圖6為說明本發(fā)明第4實施例的電壓比較電路的操作的時序圖。在作為比較的選通信號的脈沖信號φ1為低電平(電源VSS的電位)時，F(xiàn)ET Q7、Q8導(dǎo)通，輸出端子OUT1、OUT2的電位等于電源VDD的電壓(高電平)。于是，AND門G0的輸出P為低電平，F(xiàn)ET Q27導(dǎo)通，F(xiàn)ET Q24截止，F(xiàn)ET Q21、Q22的源極電流不流動。
在脈沖信號φ1為低電平的期間，使脈沖信號φ2為高電平(使脈沖信號φ1與脈沖信號φ2不會同時為高電平)，F(xiàn)ET Q23導(dǎo)通。由此，F(xiàn)ET Q3、Q4的漏極的電位相同。即，使鎖存級的電壓平衡。然后，使脈沖信號φ2為低電平，F(xiàn)ET Q23截止。
然后，如果脈沖信號φ1從低電平變?yōu)楦唠娖?，則AND門G0的輸出P0為高電平，F(xiàn)ET Q27截止，F(xiàn)ET Q26導(dǎo)通，F(xiàn)ET Q24導(dǎo)通，具有作為恒流源的功能。于是，F(xiàn)ET Q21、Q22的源極電流流動，如現(xiàn)有的電壓比較電路的操作中說明的那樣，對應(yīng)于供給至輸入端子IN1、IN2的電壓差，輸出端子OUT1、OUT2其中之一變?yōu)榈碗娖健１热?，在輸入端子IN1的電位高于輸入端子IN2的電位時，輸出端子OUT2變?yōu)榈碗娖?，在輸入端子IN2的電位高于輸入端子IN1的電位時，輸出端子OUT1變?yōu)榈碗娖?。由此，AND門G0的輸出P0從高電平變?yōu)榈碗娖?，F(xiàn)ET Q27導(dǎo)通，F(xiàn)ET Q24截止，F(xiàn)ET Q21、Q22的源極電流被中斷。
電壓比較電路如上進(jìn)行操作，F(xiàn)ET Q21、Q22的源極電流僅在進(jìn)行比較操作的極短的時間τ內(nèi)流動。在比較操作的期間以外，F(xiàn)ET Q24處于截止的狀態(tài)，中斷FET Q21、Q22的源極電流。于是，與實施例3相同，可極力地減小電壓比較電路的耗電量。另外，F(xiàn)ET Q21、Q22，作為以FET Q24為恒流源的差動放大器而進(jìn)行操作，可使供給至輸入端子IN1、IN2的輸入電壓在寬于第1實施例的電壓比較電路的范圍。另外，相同相位的干擾成分的去除能力也可進(jìn)一步提高。
權(quán)利要求
1.一種電壓比較電路，其特征在于，包括第1場效應(yīng)晶體管，第1輸入端子與其柵極連接；第2場效應(yīng)晶體管，其源極與第1場效應(yīng)晶體管連接，第2輸入端子與其柵極連接；雙穩(wěn)態(tài)電路，該雙穩(wěn)態(tài)電路如下構(gòu)成，被供給時鐘信號，在上述時鐘信號為第1邏輯值時，第1輸出端子的邏輯值和第2輸出端子的邏輯值為相同的邏輯值，在上述時鐘信號從上述第1邏輯值變?yōu)榈?邏輯值時，對應(yīng)于上述第1場效應(yīng)晶體管的漏極電流和上述第2場效應(yīng)晶體管的漏極電流之間的大小關(guān)系，上述第1輸出端子的邏輯值和上述第2輸出端子的邏輯值的其中之一變?yōu)椴煌倪壿嬛?；和電流控制電路，該電流控制電路如下進(jìn)行控制，在上述第1輸出端子的邏輯值和上述第2輸出端子的邏輯值相同時，使上述第1和上述第2場效應(yīng)晶體管的源極電流流動，在上述第1輸出端子的邏輯值和上述第2輸出端子的邏輯值為相互不同的邏輯值時，中斷上述源極電流。
2.根據(jù)權(quán)利要求1所述的電壓比較電路，其特征在于，上述電流控制電路如下進(jìn)行控制在上述第1輸出端子的邏輯值和上述第2輸出端子的邏輯值相同，并且上述時鐘信號為上述第2邏輯值時，使上述第1和上述第2場效應(yīng)晶體管的源極電流流動。
3.根據(jù)權(quán)利要求1所述的電壓比較電路，其特征在于，上述電流控制電路，包括邏輯電路，在上述第1輸出端子的邏輯值和上述第2輸出端子的邏輯值相同時，輸出第1邏輯值，在上述第1輸出端子的邏輯值和上述第2輸出端子的邏輯值不同時，輸出第2邏輯值；和開關(guān)元件，在上述邏輯電路輸出上述第1邏輯值時導(dǎo)通，在上述邏輯電路輸出上述第2邏輯值時截止；上述源極電流，在上述開關(guān)元件導(dǎo)通時流動，截止時中斷。
4.根據(jù)權(quán)利要求3所述的電壓比較電路，其特征在于，上述邏輯電路，在上述第1輸出端子的邏輯值和上述第2輸出端子的邏輯值相同，并且上述時鐘信號為上述第2邏輯值時，輸出第1邏輯值。
5.根據(jù)權(quán)利要求3或4所述的電壓比較電路，其特征在于，上述第1和第2場效應(yīng)晶體管各自的源極，共同經(jīng)由上述開關(guān)元件而與電壓比較電路的電源連接。
6.根據(jù)權(quán)利要求3或4所述的電壓比較電路，其特征在于，上述第1和第2場效應(yīng)晶體管各自的源極，共同經(jīng)由恒流源而與電壓比較電路的電源連接，上述開關(guān)元件接通斷開上述恒流源的電流。
7.根據(jù)權(quán)利要求1所述的電壓比較電路，其特征在于，上述雙穩(wěn)態(tài)電路包括第1觸發(fā)器，由1對交叉耦合的第1導(dǎo)電型的第3和第4場效應(yīng)晶體管構(gòu)成；第2觸發(fā)器，由1對交叉耦合的第2導(dǎo)電型的第5和第6場效應(yīng)晶體管構(gòu)成；第2導(dǎo)電型的第7場效應(yīng)晶體管，其源極和漏極分別與上述第5場效應(yīng)晶體管的源極和漏極連接；第2導(dǎo)電型的第8場效應(yīng)晶體管，其源極和漏極分別與上述第6場效應(yīng)晶體管的源極和漏極連接；第1導(dǎo)電型的第9場效應(yīng)晶體管，其源極、漏極分別連接于上述第3場效應(yīng)晶體管的漏極和上述第5場效應(yīng)晶體管的漏極之間；和第1導(dǎo)電型的第10場效應(yīng)晶體管，其源極、漏極分別連接于上述第4場效應(yīng)晶體管的漏極和上述第6場效應(yīng)晶體管的漏極之間；上述第1和上述第2場效應(yīng)晶體管的漏極，分別與上述第3和上述第4場效應(yīng)晶體管的漏極連接，上述第7、上述第8、上述第9和上述第10場效應(yīng)晶體管的各柵極，共同連接，被供給上述時鐘信號，上述第3和上述第4場效應(yīng)晶體管的各源極與第1電源連接，上述第5、上述第6、上述第7和上述第8場效應(yīng)晶體管的各源極與第2電源連接。
8.根據(jù)權(quán)利要求7所述的電壓比較電路，其特征在于，上述第1和上述第2場效應(yīng)晶體管，為第1導(dǎo)電型的場效應(yīng)晶體管，各自的源極，共同經(jīng)由開關(guān)元件而與上述第1電源連接，上述電流控制電路，包括上述開關(guān)元件，通過開閉上述開關(guān)元件，對上述源極電流進(jìn)行控制。
9.根據(jù)權(quán)利要求7所述的電壓比較電路，其特征在于，上述第1和上述第2場效應(yīng)晶體管，為第1導(dǎo)電型的場效應(yīng)晶體管，各自的源極，共同經(jīng)由恒流源而與上述第1電源連接，上述電流控制電路，通過對流過上述恒流源的電流進(jìn)行控制，對上述源極電流進(jìn)行控制。
10.根據(jù)權(quán)利要求7所述的電壓比較電路，其特征在于，上述第1和上述第2場效應(yīng)晶體管，為第2導(dǎo)電型的場效應(yīng)晶體管，各自的源極，共同經(jīng)由恒流源而與上述第2電源連接，上述電流控制電路，通過對流過上述恒流源的電流進(jìn)行控制，對上述源極電流進(jìn)行控制。
全文摘要
提供一種耗電量更小的電壓比較電路，包括輸入端子(IN1)與其柵極連接的FET(Q1)；輸入端子(IN2)與其柵極連接的FET(Q2)；雙穩(wěn)態(tài)電路；AND電路(G)；和FET(Q11)。雙穩(wěn)態(tài)電路，供給作為比較的選通信號的脈沖信號(φ)，在脈沖信號(φ)為低電平時輸出端子(OUT1、OUT2)的邏輯值為高電平，AND電路(G)的輸出為高電平，使FET(Q11)導(dǎo)通。在脈沖信號(φ)從低電平變?yōu)楦唠娖綍r，對輸入電壓進(jìn)行比較，對應(yīng)于FET(Q1、Q2)的漏極電流的大小關(guān)系，輸出端子(OUT1、OUT2)的其中之一變?yōu)榈碗娖?，AND電路(G)的輸出為低電平，使FET(Q1)截止。由于FET(Q1、Q2)的源極電流僅在進(jìn)行比較操作的較短的期間內(nèi)流動，故實現(xiàn)了耗電量的降低。
文檔編號H03K5/08GK1747325SQ20051010371
公開日2006年3月15日 申請日期2005年9月7日 優(yōu)先權(quán)日2004年9月7日
發(fā)明者湯川彰 申請人:恩益禧電子股份有限公司