專利名稱：電壓電平變換電路的制作方法
技術領域：
本發(fā)明涉及一種電壓電平變換電路，尤其涉及將具有與第1電源電壓對應的邏輯電壓電平的輸入信號變換為具有與比第1電源電壓低的第2電源電壓對應的邏輯電壓電平的輸出信號后輸出的電壓電平變換電路。
背景技術：
近年來，隨著半導體器件的微型化，使用外部電壓與內(nèi)部電壓兩種電壓，并將內(nèi)部電壓設定得比外部電壓低。因此，在由外部電壓驅(qū)動的電路與由內(nèi)部電壓驅(qū)動的電路之間，需要有變換信號的邏輯電壓電平的電路。
下面，就將與高電源電壓對應的邏輯電壓電平變換為與低電源電壓對應的邏輯電壓電平的電路(下面稱為電壓電平變換電路)說明現(xiàn)有技術。
一般如圖6所示，將與高電源電壓對應的邏輯電壓電平變換為與低電源電壓對應的邏輯電壓電平的現(xiàn)有電壓電平變換電路由2級否定電路構成。
圖6中，電壓電平變換電路201由被高電源電壓VDD1驅(qū)動、使輸入信號IN反相的前級否定電路201a和被低電源電壓VDD2驅(qū)動、使該否定電路201a的輸出信號OUT1反相的后級否定電路201b構成。
前級否定電路201a在高電源電壓VDD1與接地電壓VSS之間串聯(lián)連接P溝道型MOS晶體管Qhp11與N溝道型MOS晶體管Qhn11，并且共同連接電源側(cè)晶體管Qhp11的柵極與接地側(cè)晶體管Qhn11的柵極。在該否定電路201a中，上述柵極的共同連接點為輸入輸入信號IN的輸入節(jié)點N1a，電源側(cè)晶體管Qhp11與接地側(cè)晶體管Qhn11的連接點變?yōu)檩敵龉?jié)點N1b。
后級否定電路201b在低電源電壓VDD2與接地電壓VSS之間串聯(lián)連接P溝道型MOS晶體管Qhp12與N溝道型MOS晶體管Qhn12，并且共同連接電源側(cè)晶體管Qhp12的柵極與接地側(cè)晶體管Qhn12的柵極。在該否定電路201b中，上述柵極的共同連接點變?yōu)檩斎肭凹壏穸娐?01a的輸出信號OUT1的輸入節(jié)點N2a，電源側(cè)晶體管Qhp12與接地側(cè)晶體管Qhn12的連接點變?yōu)檩敵龉?jié)點N2b。
在這種電壓電平變換電路201中，若輸入輸入信號IN時，則前級否定電路201a使輸入信號IN反相后，輸出到后級否定電路201b。此時，后級否定電路201b進一步使反相后的輸入信號反相后輸出。
此時，由于后級否定電路201b的電源電壓VDD2比前級否定電路201a的電源電壓VDD1低，所以后級否定電路201b的輸出信號OUT的邏輯電壓電平比前級否定電路201a的輸出信號OUT1的邏輯電壓電平低，由此，將輸入信號的邏輯電壓電平從與高電源電壓對應的邏輯電壓電平變換為與低電源電壓對應的邏輯電壓電平。
這樣，利用2級否定電路來變換輸入信號的邏輯電壓電平的電壓電平變換電路201的電路結(jié)構一般是，利用以高電源電壓為耐壓的VDD1耐壓系列晶體管構成各否定電路201a、201b，利用比驅(qū)動前級否定電路201a的電源電壓VDD1低的電源電壓VDD2來驅(qū)動后級否定電路201b，其電路結(jié)構簡單。
但是，在這種由上述2級否定電路構成的電壓電平變換電路201中，因為將構成否定電路的VDD1耐壓系列晶體管的閾值設定得高，所以難以利用比VDD1耐壓系列晶體管的閾值電壓低的電源電壓來使后級否定電路201b動作。另外，通過在構成后級否定電路201b的晶體管中使用閾值電壓低的晶體管，可利用比VDD1耐壓系列晶體管的閾值電壓低的電源電壓來使后級否定電路201b動作，但此時，因為構成后級否定電路201b的晶體管的耐壓低，所以有可能導致電路損壞等。
另外，在特開平5-14174號公報(專利文獻1)中，公開了可進行包含高阻抗輸入輸出的3值輸入輸出變換的電平移動電路。
圖7是說明上述專利文獻1中公開的電平移動電路的圖。
該電平移動電路202是對輸入到輸入端子1的輸入信號進行電平變換后從輸出端子14輸出的電路。
圖7中，電平移動電路202具有串聯(lián)連接于電源電壓VDD1與接地電壓VSS之間的第1電阻2和第2電阻3；分別將輸入節(jié)點連接于該兩電阻的連接點n1上的第1、第2反相器4、5；和對第1反相器4的輸出進行電平變換的電平移動器6。第2反相器5的閾值比第1反相器4的閾值低。另外，電平移動電路202具有串聯(lián)連接于電源電壓VDD2與接地電壓VSS之間的P溝道型MOS晶體管12和N溝道型MOS晶體管13，將電平移動器6的輸出節(jié)點連接于電源側(cè)晶體管12的柵極上，將反相器5的輸出節(jié)點連接于接地側(cè)晶體管13的柵極上。另外，將電平移動電路202的輸入端子1連接于第1電阻2和第2電阻3的連接點n1上，將其輸出端子14連接于晶體管12和13的連接點n2上。
這里，電平移動器6具有輸入反相器4的輸出信號的反相器7、串聯(lián)連接于電源電壓VDD2與接地電壓VSS之間的第1P溝道型MOS晶體管8和第1N溝道型MOS晶體管10，以及串聯(lián)連接于電源電壓VDD2與接地電壓VSS之間的第2P溝道型MOS晶體管9和第2N溝道型MOS晶體管11，將晶體管8和晶體管10的連接節(jié)點n3連接于晶體管9的柵極上，將晶體管9和晶體管11的連接節(jié)點n4連接于晶體管8的柵極上。另外，該電平移動器6將從反相器4輸出的、具有與高電源電壓VDD1對應的邏輯電壓電平的VDD1系統(tǒng)信號變換成具有與低電源電壓VDD2對應的邏輯電壓電平的VDD2系統(tǒng)信號。
下面簡單說明電平移動電路202的動作。
在該電平移動電路202中，當施加于輸入端子1上的輸入電壓為低電平時，反相器4的輸出電壓為高電平，反相器5的輸出電壓大致為高電平。此時，通過電平移動器6將反相器4的輸出電壓從VDD1系統(tǒng)信號的高電平邏輯電壓變換成VDD2系統(tǒng)信號的高電平邏輯電壓。因此，P溝道晶體管12的柵極電壓VGP變?yōu)榈碗娫措妷篤DD2，N溝道晶體管13的柵極電壓VGN變?yōu)楦唠娫措妷篤DD1，輸出端子14輸出低電平邏輯電壓(接地電壓)VSS。
另外，當施加于輸入端子1上的電壓為高電平時，反相器4的輸出大致為低電平，反相器5的輸出變?yōu)榈碗娖?。這樣，在反相器4的輸出電壓大致為低電平的情況下，即便由電平移動器6來變換反相器4的輸出電壓，低電平邏輯電壓仍為接地電壓不變。因此，P溝道晶體管12的柵極電壓VGP變?yōu)榻拥仉妷篤SS，N溝道晶體管13的柵極電壓VGN變?yōu)榻拥仉妷篤SS，從輸出端子14輸出VDD2系統(tǒng)信號的高電平邏輯電壓VDD2。
另外，當施加于輸入端子1上的輸入電壓是介于高電平與低電平之間的中間電平時，反相器4的輸出電壓變?yōu)楦唠娖剑聪嗥?的輸出電壓大致為低電平。此時，電位移位器6將反相器4的輸出電壓從VDD1系統(tǒng)信號的高電平邏輯電壓變換為VDD2系統(tǒng)信號的高電平邏輯電壓。因此，P溝道晶體管12的柵極電壓VGP變?yōu)榈碗娫措妷篤DD2，N溝道晶體管13的柵極電壓VGN變?yōu)榻拥仉妷篤SS。即，此時，電源側(cè)晶體管12和接地側(cè)晶體管13雙方都為截止狀態(tài)，輸出端子14變?yōu)楦咦杩範顟B(tài)。
在該文獻中，未就電平移動電路202中的電源電壓VDD1和電源電壓VDD2進行具體記載，但與圖6所示的電壓電平變換電路201一樣，當電源電壓VDD2比電源電壓VDD1低時，由高電源電壓VDD1來驅(qū)動反相器5，并向晶體管13的柵極施加VDD1系統(tǒng)信號的高電平邏輯電壓或低電平邏輯電壓，所以該晶體管需要增厚柵極氧化膜的膜厚度，以具有與構成由高電源電壓VDD1驅(qū)動的電路(VDD1系統(tǒng)電路)的晶體管相同的耐壓。但是，此時，由于增厚了柵極氧化膜的晶體管13被包含在由低電源電壓VDD2驅(qū)動的電平移動器6的后級電路中，所以無法將低電源電壓VDD2設定得比晶體管13的閾值、即VDD1系統(tǒng)電路的晶體管的閾值低。
因此，該文獻公開的電平移動電路202與圖6所示的電壓電平變換電路201不同，是電源電壓VDD2比電源電壓VDD1高的、將與低電源電壓對應的邏輯電壓電平變換為與高電源電壓對應的邏輯電壓電平的電壓電平變換電路。
專利文獻1特開平05-014174號公報(第2-3頁，圖1)如上所述，在圖6所示的由2級否定電路構成的現(xiàn)有電壓電平變換電路201中，因為由VDD1耐壓系列(耐高壓系列)晶體管構成以低電源電壓VDD2為電源電壓的后級否定電路，所以晶體管的閾值電壓高，難以利用比該閾值低的低電源電壓來使該耐高壓系列晶體管動作。因此，存在的問題是，這種電壓電平變換電路201構成阻礙實現(xiàn)半導體裝置中基于低電壓驅(qū)動的低功耗化或晶體管的微型化的主要因素。
另外，圖7所示的電平移動電路202如上所述，被認為是將與低電源電壓對應的邏輯電壓電平變換為具有與高電源電壓對應的邏輯電壓電平的電路，在將該電平移動電路202的電路結(jié)構適用于將與高電源電壓對應的邏輯電壓電平變換為與低電源電壓對應的邏輯電壓電平的電壓電平變換電路的情況下，施加與高電源電壓對應的邏輯電壓的晶體管13是柵極氧化膜厚的耐高壓晶體管，因而存在不能使低電源電壓比以高電源電壓為耐壓的晶體管的閾值低的問題。
發(fā)明內(nèi)容
本發(fā)明為了解決上述課題而提出，其目的在于提供一種將輸入信號的邏輯電壓電平從與高電源電壓對應的邏輯電壓電平變換為與低電源電壓對應的邏輯電壓電平的、可利用較低的內(nèi)部電壓工作的電壓電平變換電路。
本申請的技術方案1是一種電壓電平變換電路，將具有與第1電源電壓對應的邏輯電壓電平的輸入信號變換為具有與比所述第1電源電壓低的第2電源電壓對應的邏輯電壓電平的輸出信號后輸出，其中，在所述第2電源電壓與接地電壓之間，以第2電源電壓為耐壓的第1P溝道型MOS晶體管和以第1電源電壓為耐壓的第1N溝道型MOS晶體管相串聯(lián)連接，在所述第2電源電壓與接地電壓之間，以第2電源電壓為耐壓的第2P溝道型MOS晶體管和以第1電源電壓為耐壓的第2N溝道型MOS晶體管相串聯(lián)連接，將所述第1P溝道型MOS晶體管與所述第1N溝道型MOS晶體管的第2連接點連接于所述第2P溝道型MOS晶體管的柵極上，將所述第2P溝道型MOS晶體管與所述第2N溝道型MOS晶體管的第1連接點連接于所述第1P溝道型MOS晶體管的柵極上，所述第2連接點向由所述第2電源電壓驅(qū)動的電路提供所述輸出信號。
本申請的技術方案2是在技術方案1記載的電壓電平變換電路中，所述第1P溝道型MOS晶體管和所述第2P溝道型MOS晶體管的驅(qū)動能力比所述第1N溝道型MOS晶體管和所述第2N溝道型MOS晶體管的驅(qū)動能力小。
本申請的技術方案3是在技術方案1記載的電壓電平變換電路中，具有否定電路，該否定電路由以第2電源電壓為耐壓的第3P溝道型MOS晶體管和以第2電源電壓為耐壓的第3N溝道型MOS晶體管構成，所述第3N溝道型MOS晶體管的驅(qū)動能力比所述第3P溝道型MOS晶體管的驅(qū)動能力小，經(jīng)由該否定電路向由所述第2電源電壓驅(qū)動的電路提供所述輸出信號。
本申請的技術方案4是在技術方案1記載的電壓電平變換電路中，在所述第1P溝道型MOS晶體管與所述第1N溝道型MOS晶體管之間，插入第1電阻，在所述第2P溝道型MOS晶體管與所述第2N溝道型MOS晶體管之間，插入第2電阻。
本申請的技術方案5是在技術方案1記載的電壓電平變換電路中，具有連接于所述第1連接點與所述第2電源電壓之間的第5P溝道型MOS晶體管；連接于所述第2連接點與所述第2電源電壓之間的第6P溝道型MOS晶體管；第1信號發(fā)生電路，當檢測到所述第1連接點上產(chǎn)生的L電平邏輯電壓時，向所述第6P溝道型MOS晶體管的柵極施加使該晶體管導通的單觸發(fā)短脈沖電壓；和第2信號發(fā)生電路，當檢測到所述第2連接點產(chǎn)生的L電平邏輯電壓時，向所述第5P溝道型MOS晶體管的柵極施加使該晶體管導通的單解發(fā)脈沖電壓。
根據(jù)本申請的技術方案1，在變換輸入信號的邏輯電壓電平的電壓電平變換電路中，由由于具有由低電源電壓驅(qū)動、將具有與高電源電壓對應的邏輯電壓電平的輸入信號變換為具有與低電源電壓對應的邏輯電壓電平的輸出信號的電平變換部，并且將作為由電平變換部進行了電平變換后的輸入信號的輸出信號提供給由低電源電壓驅(qū)動的電路，所以可在構成該電平變換部后級電路的晶體管中使用以低電源電壓為耐壓的晶體管。由此，可將電平變換部的低電源電壓設定在以高電源電壓為耐壓的晶體管的閾值以下，從而可實現(xiàn)能以較低的內(nèi)部電壓工作的電壓電平變換電路。
根據(jù)本申請的技術方案2，因為在技術方案1記載的電壓電平變換電路中，將所述第1P溝道型MOS晶體管和所述第2P溝道型MOS晶體管的驅(qū)動能力設定得比所述第1N溝道型MOS晶體管和所述第2N溝道型MOS晶體管的驅(qū)動能力小，所以可進一步實現(xiàn)電平變換部在N溝道型MOS晶體管導通時的動作的高速化。
根據(jù)本申請的技術方案3，因為在技術方案1記載的電壓電平變換電路中，配備由第3P溝道型MOS晶體管和具有比該第3P溝道型MOS晶體管的驅(qū)動能力小的驅(qū)動能力的第3N溝道型MOS晶體管構成的否定電路，并且經(jīng)由該否定電路向由所述第2電源電壓驅(qū)動的電路提供所述輸出信號，所以可通過上述電平變換部后級的否定電路來補償因電平變換部中而使N溝道型MOS晶體管的驅(qū)動能力比P溝道型MOS晶體管的驅(qū)動能力低的不足，從而可進一步高速化實現(xiàn)作為電壓電平變換電路整體的動作速度的高速化。
根據(jù)本申請的技術方案4，因為在技術方案1記載的電壓電平變換電路中，因為將電阻串聯(lián)連接于構成電平變換部的P溝道型MOS晶體管上，從而抑制了該晶體管的驅(qū)動能力，所以實質(zhì)上提高了構成電平變換部的N溝道型晶體管的驅(qū)動效果，從而可進一步高速化實現(xiàn)電平變換部在N溝道型MOS晶體管導通時的動作的高速化。
根據(jù)本申請的技術方案5，因為在技術方案1記載的電壓電平變換電路中，配備輔助電平變換部中的P溝道型MOS晶體管的動作的輔助P溝道型MOS晶體管，并且利用單觸發(fā)脈沖來驅(qū)動該輔助P溝道型MOS晶體管，所以可使電壓電平變換電路的動作成為更穩(wěn)定的高速動作。
圖1是說明本發(fā)明實施方式1的電壓電平變換電路的圖。
圖2是說明本發(fā)明實施方式2的電壓電平變換電路的圖。
圖3是說明本發(fā)明實施方式3的電壓電平變換電路的圖。
圖4是說明本發(fā)明實施方式4的電壓電平變換電路的圖。
圖5是說明本發(fā)明實施方式5的電壓電平變換電路的圖。
圖6是說明現(xiàn)有的電壓電平變換電路的圖。
圖7是說明文獻1記載的電平移動電路的圖。
具體實施例方式
下面，說明本發(fā)明的實施方式。
(實施方式1)圖1是說明本發(fā)明實施方式1的電壓電平變換電路的電路圖。
本實施方式1的電壓電平變換電路101是將具有高電源電壓系統(tǒng)(VDD1系統(tǒng))的邏輯電壓電平的輸入信號變換為具有低電源電壓系統(tǒng)(VDD2系統(tǒng))的邏輯電壓電平的輸出信號后輸出的電路。該電壓電平變換電路101由耐高壓N溝道型MOS晶體管和閾值比該晶體管低的耐低壓P溝道型MOS晶體管構成，具有僅向耐高壓N溝道型MOS晶體管的柵極輸入VDD1系統(tǒng)輸入信號的電平變換部，將由該電平變換部進行電平變換后的輸入信號輸出到由低電源電壓驅(qū)動的電路，由此可使VDD2系統(tǒng)的電源電壓實現(xiàn)低電壓化。
圖1中，電壓電平變換電路101具有將VDD1系統(tǒng)的輸入信號變換為VDD2系統(tǒng)的信號的電平變換部101a和使電平變換后的輸入信號反相后輸出的否定電路30。21a是使輸入信號IN的第1否定電路，21b是使第1否定電路21a的輸出信號反向的第2否定電路。另外，在作為第2電源電壓的低電源電壓VDD2與接地電壓VSS之間，以低電源電壓VDD2為耐壓的第1P溝道型MOS晶體管Q1p1和以高電源電壓VDD1為耐壓的第1N溝道型MOS晶體管Qhn1相互中聯(lián)連接，在同一低電源電壓VDD2與接地電壓VSS之間，以低電源電壓VDD2為耐壓的第2P溝道型MOS晶體管Q1p2和以高電源電壓VDD1為耐壓的第2N溝道型MOS晶體管Qhn2相互串聯(lián)連接。將P溝道型MOS晶體管Q1p1與N溝道型MOS晶體管Qhn1的連接節(jié)點N11連接于P溝道型MOS晶體管Q1p2的柵極上，將P溝道型MOS晶體管Q1p2與N溝道型MOS晶體管Qhn2的連接節(jié)點N12連接于P溝道型MOS晶體管Q1p1的柵極上。節(jié)點N13是否定電路21a的輸出節(jié)點，被連接于N溝道型MOS晶體管Qhn1的柵極和否定電路21b的輸入節(jié)點上。另外，節(jié)點N14是否定電路21b的輸出節(jié)點，被連接于N溝道型MOS晶體管Qhn2的柵極上。
該電壓電平變換電路101對輸入到否定電路21a的輸入節(jié)點的輸入信號IN進行電平變換，將電平變換后的輸入信號IN從P溝道型MOS晶體管Q1p2與N溝道型MOS晶體管Qhn2的連接節(jié)點N12輸出到由低電源電壓VDD2驅(qū)動的電路中。
這里，第1P溝道型MOS晶體管Q1p1和第2P溝道型MOS晶體管Q1p2以及構成否定電路30的MOS晶體管是閾值低的耐低壓晶體管，屬于由低電源電壓VDD2驅(qū)動的電路系統(tǒng)(VDD2系統(tǒng))A2。另外，第1N溝道型MOS晶體管Qhn1和第2N溝道型MOS晶體管Qhn2以及構成反相器21a和21b的MOS晶體管(未圖示)是閾值高的耐高壓晶體管，屬于由高電源電壓VDD1驅(qū)動的電路系統(tǒng)(VDD1系統(tǒng))A1。
下面說明動作。
若向電壓電平變換電路101輸入VDD1系統(tǒng)的輸入信號IN后，則該輸入信號IN由否定電路21a反相，將輸入信號IN的“非”信號被輸入到第1N溝道型MOS晶體管Qhn1的柵極和否定電路21b。該輸入信號IN的“非”信號中否定電路21b反相后，輸入到第2N溝道型MOS晶體管Qhn2的柵極。
例如，當輸入信號IN的電壓為L電平邏輯電壓(＝VSS)時，第1N溝道型MOS晶體管Qhn1的柵極電壓變?yōu)镠電平邏輯電壓(＝VDD1)，第2N溝道型MOS晶體管Qhn2的柵極電壓變?yōu)長電平邏輯電壓(＝VSS)，N溝道型晶體管Qhn1處于導通狀態(tài)，N溝道型晶體管Qhn2處于截止狀態(tài)。此時，第1連接節(jié)點N11的電壓變?yōu)長電平邏輯電壓(＝VSS)，第2P溝道型MOS晶體管Q1p2處于導通狀態(tài)，第2連接節(jié)點N12的電壓變?yōu)镠電平邏輯電壓(＝VDD2)。因為該第2連接節(jié)點N12的電壓是第1P溝道型MOS晶體管Q1p1的柵極電壓，所以該晶體管Q1p1處于截止狀態(tài)，將第1連接節(jié)點N11的電壓確定為L電平邏輯電壓(＝VSS)。
另一方面，當輸入信號IN的電壓為H電平邏輯電壓(＝VDD1)時，上述第1P溝道型MOS晶體管Q1p1和第2N溝道型晶體管Qhn2變處于導通狀態(tài)，上述第2P溝道型晶體管Qhp2和第1N溝道型晶體管Qhn1處于截止狀態(tài)，第1連接節(jié)點N11的電壓變?yōu)镠電平邏輯電壓(＝VDD2)，第2連接節(jié)點N12的電壓變?yōu)長電平邏輯電壓(＝VSS)。
另外，第2連接節(jié)點N12的邏輯電壓被由低電源電壓VDD2驅(qū)動的否定電路30反相，將該否定電路30的反相輸出作為該電壓電平變換電路101的輸出信號OUT輸出到VDD2系統(tǒng)的電路。
這樣，在本實施方式1的電壓電平變換電路101中，VDD1系統(tǒng)的否定電路21a和21b的輸出僅被輸入到耐高壓晶體管Qhn1和Qhn2，并且向以低電源電壓VDD2為電源電壓的耐低壓晶體管Q1p1和Q1p2輸入具有與低電源電壓VDD2對應的邏輯電壓電平的信號，在以低電源電壓VDD2為電源電壓的晶體管Q1p1和Q1p2中，使用閾值低的耐低壓晶體管，另外，因為向電平變換部101a的后級否定電路30僅輸入由電平變換部101a進行電平變換后的輸入信號，所以在構成否定電路30的晶體管中也可使用閾值低的耐低壓晶體管。由此，可使作為VDD2系統(tǒng)的電源電壓的低電源電壓VDD2比VDD1系統(tǒng)的耐高壓晶體管的閾值低，從而可進一步實現(xiàn)低電源電壓VDD2的低電壓化。
另外，在上述實施方式1中，若將第1、第2P溝道型MOS晶體管Q1p1、Q1p2的驅(qū)動能力設定為比第1、第2N溝道型MOS晶體管Qhn1、Qhn2的驅(qū)動能力小，則當N溝道型MOS晶體管Qhn1或Qhn2導通，由N溝道型MOS晶體管Qhn1或Qhn2從連接節(jié)點N1或N2抽取電荷時，從P溝道型MOS晶體管Q1p1或Q1p2流入連接節(jié)點N1或N2的電荷變少，從而當N溝道型MOS晶體管Qhn1和Qhn2導通時，可進一步使電壓電平變換電路高速動作。
(實施方式2)圖2是說明本發(fā)明實施方式2的電壓電平變換電路的電路圖。
本實施方式2的電壓電平變換電路102具有調(diào)整電平變換部101a中的晶體管能力的平衡的否定電路31，以代替實施方式1的電壓電平變換電路的否定電路30，通過用于波形整形的輸出電路41輸出該否定電路31的輸出信號。
圖2中，電壓電平變換電路102具有與實施方式1結(jié)構相同構成的電平變換部101a、使該電平變換部101a輸出的信號反相的否定電路31，以及對該否定電路31輸出的“非”信號進行波形整形后輸出的輸出電路41。否定電路31由串聯(lián)連接于高電源電壓VDD2與接地電壓VSS之間的第3P溝道型MOS晶體管Q1p7和第3N溝道型MOS晶體管Q1n7構成，并且電源側(cè)晶體管Q1p7的柵極與接地側(cè)晶體管Q1n7的柵極共同連接于電平變換部101a的第2連接節(jié)點N12上。這里，在連接節(jié)點N12的電壓從H電平邏輯電壓變?yōu)長電平邏輯電壓時輸出信號OUT的電平快速轉(zhuǎn)變，設上述第3P溝道型MOS晶體管Q1p7和第3N溝道型MOS晶體管Q1n7的驅(qū)動能力相比，使P溝道型MOS晶體管的驅(qū)動能力比N溝道型MOS晶體管的驅(qū)動能力大。
另外，輸出電路41以構成否定電路31的串聯(lián)連接的兩個MOS晶體管Q1p7和Q1n7的連接節(jié)點N15為輸入節(jié)點，由2級否定電路41a和41b構成。
這里，構成否定電路31的晶體管Q1p7和Q1n7以及構成輸出電路41的2級否定電路41a、41b的晶體管(未圖示)是閾值低的耐低壓晶體管，第1P溝道型MOS晶體管Q1p1和第2P溝道型MOS晶體管Q1p2都屬于由低電源電壓VDD2驅(qū)動的VDD2系統(tǒng)A2。
下面說明動作。
本實施方式2的電壓電平變換電路102的電平變換部101a的動作與實施方式1的動作相同，將由該電平變換部101a進行電平變換后的輸入信號1N從電平變換部101a的第2連接節(jié)點N12輸出到否定電路31。
在否定電路31中，因為電源側(cè)P溝道型MOS晶體管Q1p7的驅(qū)動能力比接地側(cè)N溝道型MOS晶體管Q1n7的驅(qū)動能力大，所以當接地節(jié)點N12的電壓從H電平邏輯電壓變?yōu)長電平邏輯電壓時，其輸出節(jié)點N15的電平快速轉(zhuǎn)變換。
即，因為在N溝道型MOS晶體管Qhn2中使用VDD1系統(tǒng)的耐高壓晶體管，所以該晶體管Qhn2的驅(qū)動能力一般較低，因此，連接節(jié)點N12的電位電平從H電平轉(zhuǎn)變?yōu)長電平的動作慢。在本實施方式2中，可以通過增大構成電平變換部101a的次級否定電路的P溝道型MOS晶體管Q1n7的驅(qū)動能力來補償由于這種VDD1系統(tǒng)晶體管的驅(qū)動能力低而造成的作為電壓電平變換電路整體的動作速度的低下，從而可實現(xiàn)電壓電平變換電路的高速動作。
這樣，在本實施方式2的電壓電平變換電路102中，與實施方式1一樣，將具有與高電源電壓VDD1對應的邏輯電壓電平的VDD1系統(tǒng)信號僅輸入到耐高壓晶體管Qhn1和Qhn2，向耐低壓晶體管Q1p1和Q1p2輸入具有與低電源電壓VDD2對應的邏輯電壓電平的VDD2系統(tǒng)信號，在以低電源電壓VDD2為電源電壓的晶體管Q1p1和Q1p2中使用閾值低的耐低壓晶體管，另外，因為向電平變換部101a的后級的否定電路31僅輸入由電平變換部101a進行電平變換后的VDD2系統(tǒng)信號，所以在構成否定電路31的晶體管中也可使用閾值低的耐低壓晶體管。由此，可使作為VDD2系統(tǒng)電源電壓的低電源電壓VDD2比VDD1系統(tǒng)的耐高壓晶體管的閾值低，從而可進一步實現(xiàn)低電源電壓VDD2的低電壓化。
另外，因為設定構成否定電路31的P溝道型MOS晶體管和N溝道型MOS晶體管當中電源側(cè)的P溝道型MOS晶體管的驅(qū)動能力大，所以具有的效果是，可通過電平變換部101a的后級的否定電路31來補償電平變換部101a的VDD1系統(tǒng)N溝道型MOS晶體管Qhn2的驅(qū)動能力低、動作慢的不足，從而可使電壓電平變換電路整體的動作實現(xiàn)高速化。
(實施方式3)圖3是說明本發(fā)明實施方式3的電壓電平變換電路的電路圖。
本實施方式3的電壓電平變換電路103具有代替實施方式1的電壓電平變換電路的電平變換部101a的電平變換部103a。
本實施方式3的電壓電平變換電路的電平變換部103a的結(jié)構是，在實施方式1的電平變換部101a的第1連接節(jié)點N11與第1P溝道型MOS晶體管Q1p1之間插入電阻R1，在電平變換部101a的第2連接節(jié)點N12與第2P溝道型MOS晶體管Q1p2之間插入電阻R2。
這里，電阻R1由串聯(lián)連接在第1連接節(jié)點N11與第1P溝道型MOS晶體管Q1p1之間、將柵極連接在接地電壓VSS上的P溝道型MOS晶體管Q1p3構成。電阻R2由串聯(lián)連接在第2連接節(jié)點N12與第2P溝道型MOS晶體管Q1p2之間、柵極連接在接地電壓VSS上的P溝道型MOS晶體管Q1p4構成。
下面說明動作。
本實施方式3的電壓電平變換電路103的本質(zhì)動作與實施方式1相同。
但是，在本實施方式3中，因為在第1連接節(jié)點N11與第1P溝道型MOS晶體管Q1p1之間插入電阻R1，并且在第2連接節(jié)點N12與第2P溝道型MOS晶體管Q1p2之間插入電阻R2，所以抑制了這些P溝道型MOS晶體管驅(qū)動連接節(jié)點N11和N12的能力。因此，N溝道型MOS晶體管Qhn1和QhN2驅(qū)動連接節(jié)點N11和N12的驅(qū)動效果實質(zhì)上提高。
這樣，在本實施方式3中，與實施方式1一樣，將具有與高電源電壓VDD1對應的邏輯電壓電平的VDD1系統(tǒng)信號僅輸入到耐高壓晶體管Qhn1和Qhn2，向耐低壓晶體管Q1p1與Q1p2和否定電路30輸入與對應于低電源電壓VDD2對應的邏輯電壓電平的VDD2系統(tǒng)信號，所以可在構成電平變換部101a的VDD2系統(tǒng)晶體管Q1p1和Q1p2以及構成否定電路30的晶體管中使用閾值低的耐低壓晶體管，由此，可使作為VDD2系統(tǒng)電源電壓的低電源電壓VDD2比VDD1系統(tǒng)的耐高壓晶體管的閾值低，從而可進一步實現(xiàn)低電源電壓VDD2的低電壓化。
另外，因為將電阻串聯(lián)連接于構成電平變換部103a的電源側(cè)P溝道型晶體管Q1p1和Q1p2上，從而抑制了這些晶體管的驅(qū)動能力，所以實質(zhì)上提高了接地側(cè)N溝道型晶體管Qhn1和Qhn2的驅(qū)動效果，從而可高速確定否定電路30輸出的信號的接地電位電平。
(實施方式4)圖4是說明本發(fā)明實施方式4的電壓電平變換電路的電路圖。
本實施方式4的電壓電平變換電路104在實施方式1的電壓電平變換電路101的基礎上，還具有輔助電平變換部101a的電源側(cè)晶體管Q1p1和Q1p2的動作的電路結(jié)構。
圖4中，電壓電平變換電路104與實施方式1的電壓電平變換電路101一樣，具有電平變換部101a和否定電路30，電平變換部101a將具有高電源電壓系統(tǒng)(VDD1系統(tǒng))的邏輯電壓電平的輸入信號變換為具有低電源電壓系統(tǒng)(VDD2系統(tǒng))的邏輯電壓電平的輸出信號后輸出；否定電路30使電平變換后的輸入信號反相后輸出。
另外，電壓電平變換電路104還具有第5P溝道型MOS晶體管Q1p5，并聯(lián)連接于電平變換部101a的電源側(cè)P溝道型MOS晶體管Q1p1上，輔助該晶體管Q1p1為連接節(jié)點N11充電的動作；第6P溝道型MOS晶體管Q1p6，并聯(lián)連接于電平變換部101a的電源側(cè)P溝道型MOS晶體管Q1p2上，輔助該晶體管Q1p2為連接節(jié)點N12充電的動作；以及分別利用脈沖信號來驅(qū)動這些輔助晶體管Q1p5和Q1p6的第1和第2脈沖信號發(fā)生電路P1和P2。
驅(qū)動晶體管Q1p6的脈沖信號發(fā)生電路P1由依次使電平變換部101a的連接節(jié)點N11的電壓電平反相的4級否定電路P1a～P1d和分別以第1級否定電路P1a的輸出和第4級否定電路P1d的輸出為輸入的2輸入NAND電路P1e構成，將該2輸入NAND電路P1e的輸出節(jié)點N16連接于上述P溝道型MOS晶體管Q1p6的柵極上。
驅(qū)動晶體管Q1p5的脈沖信號發(fā)生電路P2由依次使電平變換部101a的連接節(jié)點N12的電壓電平反相的4級否定電路P2a～P2d和分別以第1級否定電路P2a的輸出和第4級否定電路P2d的輸出為輸入的2輸入NAND電路P2e構成，將該2輸入NAND電路P2e的輸出節(jié)點N15連接于上述P溝道型MOS晶體管Q1p5的柵極上。
這里，上述輔助晶體管Q1p5和Q1p6以及構成脈沖信號發(fā)生電路P1和P2的晶體管是閾值電壓低的耐低壓晶體管，屬于由低電源電壓VDD2驅(qū)動的電路系統(tǒng)(VDD2系統(tǒng))A2。
下面說明動作。
若向電壓電平變換電路104輸入VDD1系統(tǒng)輸入信號IN后，則該輸入信號IN由否定電路21a反相，將輸入信號IN的“非”信號被輸入到第1N溝道型MOS晶體管Qhn1的柵極和否定電路21b。該輸入信號IN的“非”信號由否定電路21b反相后，輸入到第2N溝道型MOS晶體管Qhn2的柵極。
例如，當輸入信號IN的電壓為L電平邏輯電壓(＝VSS)時，第1N溝道型晶體管Qhn1的柵極電壓變?yōu)镠電平邏輯電壓(＝VDD1)，第2N溝道型晶體管Qhn2的柵極電壓變?yōu)長電平邏輯電壓(＝VSS)，N溝道型晶體管Qhn1處于導通狀態(tài)，N溝道型晶體管Qhn2處于截止狀態(tài)。
這樣，第1連接節(jié)點N11的電壓變?yōu)長電平邏輯電壓(＝VSS)，第2P溝道型MOS晶體管Q1p2處于導通狀態(tài)，從而該晶體管Q1p2開始第2連接節(jié)點N12的充電。另外，此時，第1連接節(jié)點N11的電壓被輸入第1脈沖發(fā)生電路P1，從該脈沖發(fā)生電路P1向P溝道型MOS晶體管Q1p6的柵極施加具有與該否定電路P1a～P1d的級數(shù)對應的脈沖幅度的單觸發(fā)脈沖信號，從而該晶體管Q1p6開始第2連接節(jié)點N12的充電。由此，由P溝道型MOS晶體管Q1p6來輔助第2P溝道型MOS晶體管Q1P2的動作。
另外，因為第2連接節(jié)點N12的電壓為第1P溝道型MOS晶體管Q1p1的柵極電壓，所以該晶體管Q1p1處于截止狀態(tài)，將第1連接節(jié)點N11的電壓被確定為L電平邏輯電壓(＝VSS)。
另一方面，當輸入信號IN的電壓為H電平邏輯電壓(＝VDD1)時，第1N溝道型晶體管Qhn1的柵極電壓變?yōu)長電平邏輯電壓(＝VSS)，第2N溝道型晶體管Qhn2的柵極電壓變?yōu)镠電平邏輯電壓(＝VDD1)，N溝道型晶體管Qhn1處于截止狀態(tài)，N溝道型晶體管Qhn2處于導通狀態(tài)。
這樣，第2連接節(jié)點N12的電壓變?yōu)長電平邏輯電壓(＝VSS)，第1 P溝道型MOS晶體管Q1p1處于導通狀態(tài)，從而該晶體管Q1p1開始第1連接節(jié)點N11的充電。另外，此時，將第2連接節(jié)點N12的電壓被輸入第2脈沖信號發(fā)生電路P2，從該脈沖發(fā)生電路P2向P溝道型MOS晶體管Q1p5的柵極施加具有與該否定電路P2a～P2d的級數(shù)對應的脈沖幅度的單觸發(fā)脈沖信號，從而該晶體管Q1p5開始第1連接節(jié)點N11的充電。由此，由P溝道型MOS晶體管Q1p5來輔助第1P溝道型MOS晶體管Q1P1的動作。
另外，因為第1連接節(jié)點N11的電壓為第2P溝道型MOS晶體管Q1p2的柵極電壓，所以該晶體管Q1p2處于截止狀態(tài)，將第2連接節(jié)點N12的電壓被確定為L電平邏輯電壓(＝VSS)。
的后，第2連接節(jié)點N12的邏輯電壓被由低電源電壓VDD2驅(qū)動的否定電路30反相，將該否定電路30的反相輸出作為該電壓電平變換電路104的輸出信號OUT輸出到VDD2系統(tǒng)的電路。
這樣，在本實施方式4中，與實施方式1一樣，具有與高電源電壓VDD1對應的邏輯電壓電平的VDD1系統(tǒng)信號僅被輸入到耐高壓晶體管Qhn1和Qhn2，向耐低壓晶體管Q1p1與Q1p2及否定電路30輸入具有與低電源電壓VDD2對應的邏輯電壓電平的VDD2系統(tǒng)信號，從而在構成電平變換部101a的VDD2系統(tǒng)晶體管Q1p1與Q1p2以及構成否定電路30的晶體管中，所以使用閾值低的耐低壓晶體管，由此，可使作為VDD2系統(tǒng)電源電壓的低電源電壓VDD2比VDD1系統(tǒng)的耐高壓晶體管的閾值低，從而可進一步實現(xiàn)低電源電壓VDD2的低電壓化。
另外，在本實施方式4中，具有輔助電平變換部101a的電源側(cè)P溝道型晶體管Q1p1為連接節(jié)點N11充電的動作的P溝道型晶體管Q1p5，和輔助電平變換部101a的電源側(cè)P溝道型晶體管Q1p2為連接節(jié)點N12充電的動作的P溝道型晶體管Q1p6，并且由脈沖信號發(fā)生電路P1和P2輸出的單觸發(fā)脈沖來驅(qū)動這些輔助晶體管Q1p5和Q1p6，所以與實施方式1相比，可實現(xiàn)能穩(wěn)定地高速動作的電壓電平變換電路。
(實施方式5)圖5是說明本發(fā)明實施方式5的電壓電平變換電路的電路圖。
本實施方式5的電壓電平變換電路105具有代替實施方式4的電壓電平變換電路的電平變換部101a的、與實施方式3的電平變換部103a具有相同結(jié)構的電平變換部105a，換言的，該實施方式5的電壓電平變換電路105具有使實施方式3與實施方式4組合的電路結(jié)構。
本實施方式5的電壓電平變換電路的電平變換部105a在實施方式4的電平變換部101a的第1連接節(jié)點N11與第1P溝道型MOS晶體管Q1p1之間插入電阻R1，在電平變換部101a的第2連接節(jié)點N12與第2P溝道型MOS晶體管Q1p2之間插入電阻R2。
這里，電阻R1由串聯(lián)連接在第1連接節(jié)點N11與第1P溝道型MOS晶體管Q1p1之間、柵極連接于接地電壓VSS上的P溝道型MOS晶體管Q1p3構成。另外，電阻R2由串聯(lián)連接在第2連接節(jié)點N12與第2P溝道型MOS晶體管Q1p2之間、柵極連接于接地電壓VSS上的P溝道型MOS晶體管Q1p4構成。
下面說明動作。
本實施方式5的電壓電平變換電路105的本質(zhì)動作與實施方式4相同。
但是，在本實施方式5中，因為在第1連接節(jié)點N11與第1P溝道型MOS晶體管Q1p1之間插入電阻R1，在第2連接節(jié)點N12與第2P溝道型MOS晶體管Q1p2之間插入電阻R2，所以抑制了這些P溝道型MOS晶體管驅(qū)動連接節(jié)點N11和N12的能力，由此，N溝道型MOS晶體管Qhn1和Qhn2驅(qū)動連接節(jié)點N11和N12的驅(qū)動效果實質(zhì)上提高。
這樣，在本實施方式5中，與實施方式1一樣，將具有與高電源電壓VDD1的邏輯電壓電平對應的VDD1系統(tǒng)信號僅輸入到耐高壓晶體管Qhn1和Qhn2，向耐低壓晶體管Q1p1與Q1p2和否定電路30輸入具有與低電源電壓VDD2的邏輯電壓電平對應的VDD2系統(tǒng)信號，所以可在構成電平變換部101a的VDD2系統(tǒng)晶體管Q1p1與Q1p2以及構成否定電路30的晶體管中使用閾值低的耐低壓晶體管，由此，可使作為VDD2系統(tǒng)電源電壓的低電源電壓VDD2比VDD1系統(tǒng)的耐高壓晶體管的閾值低，從而可進一步實現(xiàn)低電源電壓VDD2的低電壓化。
另外，在本實施方式5中，與實施方式3一樣，因為將電阻串聯(lián)連接于構成電平變換部105a的電源側(cè)P溝道型晶體管Q1p1和Q1p2上，從而抑制了這些晶體管的驅(qū)動能力，所以實質(zhì)上提高了接地側(cè)N溝道型晶體管Qhn1和Qhn2的驅(qū)動效果，從而可高速確定否定電路30輸出的信號的接地電位電平。
另外，在該實施方式5中，與實施方式4一樣，由P溝道型MOS晶體管Q1p5來輔助電平變換部105a的電源側(cè)P溝道型MOS晶體管Q1p1為連接節(jié)點N11充電的動作，由P溝道型MOS晶體管Q1p6來輔助電平變換部101a的電源側(cè)P溝道型MOS晶體管Q1p2為連接節(jié)點N12充電的動作，所以與實施方式1相比，可實現(xiàn)能穩(wěn)定地高速動作的電壓電平變換電路。
工業(yè)實用性本發(fā)明的電壓電平變換電路在將邏輯電壓電平從與高電源電壓對應的邏輯電壓電平變換為與低電源電壓對應的邏輯電壓電平的電路中，可以利用較低的內(nèi)部電壓來動作，從而可以用于實現(xiàn)驅(qū)動電壓電平變換電路的低電源電壓的低電壓化。
權利要求
1.一種電壓電平變換電路，將具有與第1電源電壓對應的邏輯電壓電平的輸入信號變換為具有與比所述第1電源電壓低的第2電源電壓對應的邏輯電壓電平的輸出信號后輸出，其特征在于在所述第2電源電壓與接地電壓之間，以第2電源電壓為耐壓的第1P溝道型MOS晶體管和以第1電源電壓為耐壓的第1N溝道型MOS晶體管相互串聯(lián)連接，在所述第2電源電壓與接地電壓之間，以第2電源電壓為耐壓的第2P溝道型MOS晶體管和以第1電源電壓為耐壓的第2N溝道型MOS晶體管相互串聯(lián)連接，所述第1P溝道型MOS晶體管與所述第1N溝道型MOS晶體管的第1連接點連接于所述第2P溝道型MOS晶體管的柵極上，所述第2P溝道型MOS晶體管與所述第2N溝道型MOS晶體管的第2連接點連接于所述第1P溝道型MOS晶體管的柵極上，所述第2連接點向由所述第2電源電壓驅(qū)動的電路提供所述輸出信號。
2.根據(jù)權利要求1所述的電壓電平變換電路，其特征在于所述第1P溝道型MOS晶體管和所述第2P溝道型MOS晶體管的驅(qū)動能力比所述第1N溝道型MOS晶體管和所述第2N溝道型MOS晶體管的驅(qū)動能力小。
3.根據(jù)權利要求1所述的電壓電平變換電路，其特征在于具有否定電路，該否定電路由以第2電源電壓為耐壓的第3P溝道型MOS晶體管和以第2電源電壓為耐壓的第3N溝道型MOS晶體管構成，所述第3N溝道型MOS晶體管的驅(qū)動能力比所述第3P溝道型MOS晶體管的驅(qū)動能力小，經(jīng)由該否定電路向由所述第2電源電壓驅(qū)動的電路提供所述輸出信號。
4.根據(jù)權利要求1所述的電壓電平變換電路，其特征在于在所述第1P溝道型MOS晶體管與所述第1N溝道型MOS晶體管之間，插入第1電阻，在所述第2P溝道型MOS晶體管與所述第2N溝道型MOS晶體管之間，插入第2電阻。
5.根據(jù)權利要求1所述的電壓電平變換電路，其特征在于具有連接于所述第1連接點與所述第2電源電壓之間的第5P溝道型MOS晶體管；連接于所述第2連接點與所述第2電源電壓之間的第6P溝道型MOS晶體管；第1信號發(fā)生電路，當檢測到所述第1連接點上產(chǎn)生的L電平邏輯電壓時，向所述第6P溝道型MOS晶體管的柵極施加使該晶體管導通的單觸發(fā)脈沖電壓；和第2信號發(fā)生電路，當檢測到所述第2連接點上產(chǎn)生的L電平邏輯電壓時，向所述第5P溝道型MOS晶體管的柵極施加使該晶體管導通的單觸發(fā)脈沖電壓。
全文摘要
本發(fā)明提供一種電壓電平變換電路，可以較低的低電源電壓VDD2使將具有與高電源電壓VDD1對應的邏輯電壓電平的輸入信號變換為具有與低電源電壓VDD2對應的邏輯電壓電平的信號后輸出的電壓電平變換電路動作。該變換電路具有將VDD1系統(tǒng)的輸入信號變換為VDD2系統(tǒng)信號的電平變換部和使電平變換后的輸入信號反相后輸出的否定電路，構成電平變換部的VDD1系統(tǒng)的兩個否定電路的輸出僅輸入電平變換部的兩個耐高壓晶體管中，向電平變換部的兩個耐低壓晶體管輸入具有與低電源電壓VDD2對應的邏輯電壓電平的信號，還向電平變換部后級的否定電路僅輸入由電平變換部進行了電平變換后的輸入信號。
文檔編號H03K3/356GK1700600SQ200510072790
公開日2005年11月23日 申請日期2005年5月20日 優(yōu)先權日2004年5月21日
發(fā)明者平野博茂 申請人:松下電器產(chǎn)業(yè)株式會社