專利名稱：用于可編程邏輯的高度可配置pll體系結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可編程邏輯集成電路設(shè)備，更特別地涉及用于可編程邏輯設(shè)備的可配置鎖相環(huán)(PLL)電路。
背景技術(shù)：
可編程邏輯集成電路設(shè)備是眾所周知的，通常包括大量的可編程邏輯塊、存儲(chǔ)器塊和可編程互連資源。邏輯塊是用戶可編程的，以執(zhí)行用戶期望的各種邏輯功能。存儲(chǔ)器塊可由用戶用于存儲(chǔ)及隨后輸出數(shù)據(jù)?；ミB資源是用戶可編程的，以便在可編程邏輯設(shè)備的輸入與邏輯和存儲(chǔ)器塊的輸入之間、邏輯和存儲(chǔ)器塊的輸出與設(shè)備的輸出之間及邏輯和存儲(chǔ)器塊的輸出與輸入之間進(jìn)行任何廣泛的連接。盡管每個(gè)邏輯塊一般只能執(zhí)行相對(duì)小的邏輯任務(wù)，但這種互連使可編程邏輯設(shè)備能夠執(zhí)行極其復(fù)雜的邏輯功能。
在可編程邏輯設(shè)備上提供PLL電路也是眾所周知的。PLL電路產(chǎn)生被連續(xù)調(diào)整的輸出信號(hào)，以便維持與輸入?yún)⒖夹盘?hào)恒定的頻率和相位關(guān)系(因此，PLL電路“鎖定”在那個(gè)頻率與相位關(guān)系)。PLL電路可以用來抵消可編程邏輯設(shè)備上的時(shí)鐘信號(hào)傳播延遲，從一個(gè)時(shí)鐘信號(hào)頻率(例如，輸入時(shí)鐘信號(hào)頻率)轉(zhuǎn)換成另一不同的時(shí)鐘信號(hào)頻率(例如，要由設(shè)備輸出的)，而且更通常地是提供一個(gè)或多個(gè)外部時(shí)鐘信號(hào)、內(nèi)部全局時(shí)鐘信號(hào)或內(nèi)部本地/區(qū)域性時(shí)鐘信號(hào)。
但是，已知PLL電路的可配置性一般是有限的。例如，由已知PLL電路產(chǎn)生的輸出信號(hào)的頻率范圍可能對(duì)于許多使用可編程邏輯設(shè)備的應(yīng)用都太窄。此外，PLL輸出的個(gè)數(shù)與可配置性可能太有限。例如，已知PLL電路可能沒有足夠的可用于連接到芯片外計(jì)時(shí)應(yīng)用的I/O引腳的輸出。而且，已知PLL電路可能沒有足夠的可用于連接到芯片內(nèi)全局或本地計(jì)時(shí)網(wǎng)絡(luò)的輸出。因此，可編程邏輯設(shè)備上已知PLL電路的可配置性可能會(huì)限制能在該設(shè)備上實(shí)現(xiàn)的設(shè)計(jì)數(shù)量，從而限制其中否則可使用可編程邏輯設(shè)備的應(yīng)用數(shù)量。
鑒于以上所述，期望能夠提供高度可配置的PLL電路，以便增加其中可使用可編程邏輯設(shè)備的設(shè)計(jì)和應(yīng)用的數(shù)量。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，可編程邏輯設(shè)備裝備了高度可配置的鎖相環(huán)(PLL)電路。本發(fā)明的PLL電路輸出多個(gè)信號(hào)，其中每個(gè)信號(hào)都可編程連接到以下任何一個(gè)或全部一個(gè)或多個(gè)用作外部(例如，芯片外)時(shí)鐘的I/O引腳、一個(gè)或多個(gè)內(nèi)部(例如，芯片內(nèi))全局時(shí)鐘網(wǎng)絡(luò)、一個(gè)或多個(gè)內(nèi)部本地/區(qū)域性時(shí)鐘網(wǎng)絡(luò)及其組合。PLL電路相對(duì)于輸入?yún)⒖夹盘?hào)執(zhí)行移相，從而如果期望則每個(gè)輸出信號(hào)都可以具有不同的相位。此外，每個(gè)輸出信號(hào)的頻率也可以單獨(dú)編程。在本發(fā)明的其它實(shí)施方式中，PLL輸出可以可選擇的級(jí)數(shù)可編程地級(jí)聯(lián)，從而提供數(shù)量級(jí)寬度量級(jí)的輸出信號(hào)頻率范圍。本發(fā)明的其它實(shí)施方式中，PLL電路可以接收多個(gè)輸入信號(hào)(例如，從芯片外和/或芯片內(nèi)源)，從中可編程選出參考信號(hào)。
提供這種時(shí)鐘信號(hào)輸出的方法也根據(jù)本發(fā)明提供。
有利地，本發(fā)明的PLL電路和方法可用于實(shí)現(xiàn)很廣范圍的設(shè)計(jì)，包括例如頻率合成器及零延遲緩沖器。這顯著增加了其中可使用可編程邏輯設(shè)備的設(shè)計(jì)和應(yīng)用的數(shù)量。


通過考慮以下具體描述并聯(lián)系附圖，本發(fā)明的以上及其它優(yōu)點(diǎn)將變得顯而易見，其中貫穿全文相同的標(biāo)號(hào)都指相同的部分，其中圖1是根據(jù)本發(fā)明的可編程邏輯集成電路設(shè)備代表性部分的說明性實(shí)施方式的簡化方框圖；圖2是根據(jù)本發(fā)明的PLL電路第一實(shí)施方式的簡化方框圖；
圖2a是根據(jù)本發(fā)明的動(dòng)態(tài)可配置復(fù)用器實(shí)施方式的簡化方框圖；圖3是圖2PLL電路一典型部分的更具體但仍是簡化的方框圖；圖4是根據(jù)本發(fā)明的PLL電路另一實(shí)施方式的簡化方框圖；圖5、5a和5b是說明根據(jù)本發(fā)明采用以發(fā)送和接收模式配置的PLL的可編程邏輯集成電路設(shè)備的簡化方框圖；圖6是根據(jù)本發(fā)明用于PLL電路的同步電路的簡化方框圖；圖6a是來自圖6的信號(hào)的時(shí)序圖；圖6b是根據(jù)本發(fā)明圖6的同步電路可替換部分的簡化方框圖；圖7是根據(jù)本發(fā)明時(shí)鐘復(fù)用模式的簡化方框圖；圖8是根據(jù)本發(fā)明外部時(shí)鐘復(fù)用模式的簡化方框圖；圖9是根據(jù)本發(fā)明PLL電路級(jí)聯(lián)部分的簡化方框圖；圖10是根據(jù)本發(fā)明可配置時(shí)鐘緩沖器電路的簡化方框圖；圖11是根據(jù)本發(fā)明的PLL使能電路的簡化方框圖；及圖12是采用本發(fā)明的說明性系統(tǒng)的簡化方框圖。
具體實(shí)施例方式
圖1示出了根據(jù)本發(fā)明的說明性可編程邏輯集成電路設(shè)備(PLD)100。PLD 100具有一個(gè)或多個(gè)用于從該設(shè)備外部的電路接收一個(gè)或多個(gè)時(shí)鐘信號(hào)的時(shí)鐘信號(hào)輸入引腳102。PLD 100還包括多個(gè)用于從外部電路接收數(shù)據(jù)和/或控制信號(hào)的輸入/輸出(“I/O”)引腳104。(在這里，為了方便，除時(shí)鐘信號(hào)以外的所有數(shù)據(jù)和控制信號(hào)都簡單地稱為數(shù)據(jù)信號(hào))。來自引腳104的數(shù)據(jù)信號(hào)可以施加到用于臨時(shí)存儲(chǔ)的I/O寄存器106并由那些寄存器輸出。施加到引腳102的輸入時(shí)鐘信號(hào)可以施加到I/O寄存器106，以控制那些寄存器的操作(尤其是定時(shí))。由寄存器106輸出的數(shù)據(jù)信號(hào)施加到PLD 100的可編程邏輯108。(作為利用寄存器106的一種可選方式，來自引腳104的數(shù)據(jù)可以更直接地施加到邏輯108(即，無需首先輸入到寄存器106)。)可編程邏輯108還可以從引腳102接收輸入時(shí)鐘信號(hào)，而且通常可以由所接收時(shí)鐘信號(hào)的頻率確定的速率對(duì)來自引腳104和/或寄存器106的輸入數(shù)據(jù)執(zhí)行至少一些操作。換句話說，施加到引腳104的一些或全部數(shù)據(jù)可以利用從引腳102接收的時(shí)鐘信號(hào)同步，而可編程邏輯108可與該時(shí)鐘信號(hào)同步地部分處理該數(shù)據(jù)。
根據(jù)本發(fā)明，施加到引腳102的多個(gè)輸入時(shí)鐘信號(hào)可以施加到鎖相環(huán)(“PLL”)電路110。PLL電路110還可以從可編程邏輯108接收內(nèi)部時(shí)鐘信號(hào)，該信號(hào)可能是在PLD 100上產(chǎn)生的和/或得自從一個(gè)時(shí)鐘引腳102接收的另一時(shí)鐘信號(hào)。PLL電路110可編程選擇一個(gè)輸入時(shí)鐘信號(hào)作為輸入?yún)⒖夹盘?hào)，并提供多個(gè)與輸入?yún)⒖夹盘?hào)具有期望頻率關(guān)系的修改時(shí)鐘輸出信號(hào)。例如，由PLL電路110產(chǎn)生的修改時(shí)鐘輸出信號(hào)的頻率可能高于和/或低于輸入?yún)⒖夹盘?hào)的頻率。由PLL電路110產(chǎn)生的修改時(shí)鐘信號(hào)有利地可以可編程施加到時(shí)鐘信號(hào)輸出引腳112、可編程邏輯108和I/O寄存器114中的任何一個(gè)或全部。
可編程邏輯108可以配置成以由PLL電路110產(chǎn)生的一個(gè)或多個(gè)修改時(shí)鐘信號(hào)所確定的一個(gè)或多個(gè)速率執(zhí)行至少一些數(shù)據(jù)處理。例如，可編程邏輯108可以與由PLL電路110產(chǎn)生的修改時(shí)鐘信號(hào)同步地執(zhí)行一些數(shù)據(jù)處理。來自可編程邏輯108的輸出數(shù)據(jù)信號(hào)可能通過I/O寄存器114施加到I/O引腳116，其中寄存器114可以可能另一修改時(shí)鐘信號(hào)速率寄存那些在到引腳116途中的數(shù)據(jù)信號(hào)。此外，PLD100可以通過引腳116以可以與施加到輸出時(shí)鐘引腳112的任何修改時(shí)鐘信號(hào)相同或不同的和/或與其同步或不同步的修改時(shí)鐘信號(hào)頻率輸出數(shù)據(jù)。
應(yīng)當(dāng)指出，在本發(fā)明的其它實(shí)施方式中(見例如圖10及其以下相關(guān)描述)，引腳102和112可以動(dòng)態(tài)用作時(shí)鐘或數(shù)據(jù)I/O引腳。
盡管圖1看起來顯示了各種電路元件之間的固定互連，但是應(yīng)當(dāng)指出，在如PLD 100的可編程邏輯設(shè)備上，一般有高度可編程性，因此提供了互連資源中的信號(hào)路由靈活性。本領(lǐng)域中眾所周知的這種互連資源可編程性沒有示出，以避免不必要地將圖復(fù)雜化。因此，并不是圖1(或任何隨后描述的圖中)示出的全部互連都會(huì)出現(xiàn)在PLD的所有應(yīng)用中，和/或圖1(或其它圖)未示出的其它互連也可能出現(xiàn)在PLD 100的有些應(yīng)用中。本領(lǐng)域技術(shù)人員還應(yīng)當(dāng)理解，圖1示出的電路元件和互連資源可能只是PLD 100上所提供更廣泛電路元件和互連資源的一部分。其中可以實(shí)現(xiàn)本發(fā)明的可編程邏輯設(shè)備的例子可以在cliff等的美國專利5,689,195號(hào)；cliff等的美國專利5,909,126號(hào)及Jefferson等的美國專利6,215,326號(hào)中找到，所有這些都在此引入其全部作為參考。
圖2示出了根據(jù)本發(fā)明PLL電路的一種實(shí)施方式。PLL電路210通過輸入218接收輸入?yún)⒖夹盘?hào)(不象PLL電路110，在這種實(shí)施方式中只接收一個(gè)輸入信號(hào))。該輸入信號(hào)施加到預(yù)分頻分頻器220。分頻器220用因子N去除輸入?yún)⒖夹盘?hào)的頻率，其中N優(yōu)選地是存儲(chǔ)在例如PLD 100的可編程功能控制元件中的PLD 100的可編程參數(shù)。分頻器220的輸出作為驅(qū)動(dòng)時(shí)鐘信號(hào)施加到相位/頻率檢測器(PFD)電路222的一個(gè)輸入?？梢允莻鹘y(tǒng)式的PFD電路222還接收反饋分頻器224的輸出信號(hào)。PFD電路222產(chǎn)生指示施加到它的兩個(gè)信號(hào)之間相位/頻率差的輸出信號(hào)。(PFD電路222更完整的描述在圖3中示出并在以下描述)。PFD電路222的輸出信號(hào)作為控制信號(hào)施加到電壓控制振蕩器(VCO)226。VCO 226產(chǎn)生K1個(gè)輸出信號(hào)(其中K1是整數(shù))，每個(gè)輸出信號(hào)都是通過優(yōu)選地增加360°/K1的倍數(shù)移相的。例如，在一種實(shí)施方式中，VCO 226可以輸出六個(gè)信號(hào)(即，K1＝6)，其中每個(gè)輸出信號(hào)優(yōu)選地都是相對(duì)于輸入?yún)⒖夹盘?hào)以60°的間隔移相的(例如，60°、120°、180°、240°、300°和360°)。例如，在另一種實(shí)施方式中，可以輸出八個(gè)信號(hào)(導(dǎo)致45°的移相增量)。VCO 226的輸出信號(hào)施加到復(fù)用器電路228和反饋復(fù)用器230。
復(fù)用器230將VCO 226的一個(gè)輸出信號(hào)饋送到反饋分頻器224。饋送到分頻器224的特定VCO 226輸出信號(hào)可以由設(shè)計(jì)固定、由用戶編程，或通過由設(shè)計(jì)固定或用戶編程的控制邏輯在VCO 226的輸出信號(hào)間輪流或交替。分頻器224用因子M去除施加到它的信號(hào)的頻率，以便產(chǎn)生上面提到的到PFD電路222的第二(反饋)輸入。因子M優(yōu)選地是存儲(chǔ)在例如PLD 100的可編程功能控制元件中的PLD 100的可編程參數(shù)。
復(fù)用器電路228接收VCO 226的全部K1個(gè)輸出信號(hào)，并可編程地選擇哪個(gè)信號(hào)饋送到后分頻分頻器電路232。分頻器電路232優(yōu)選地包括多個(gè)計(jì)數(shù)器/分頻器電路，在圖2所示的實(shí)施方式中是六個(gè)。應(yīng)當(dāng)指出，單獨(dú)計(jì)數(shù)器或分頻器電路的個(gè)數(shù)不一定要等于VCO輸出信號(hào)的個(gè)數(shù)。復(fù)用器電路228優(yōu)選地是用戶可編程的，但也可以可選地固定成向各單獨(dú)的分頻器電路輸出例如各個(gè)VCO輸出信號(hào)，假定分頻器電路的個(gè)數(shù)等于VCO輸出信號(hào)的個(gè)數(shù)的話。每個(gè)單獨(dú)的分頻器電路都用其對(duì)應(yīng)的因子C0-Cn1(其中n1是整數(shù)，在圖2中等于5)去除施加到它的信號(hào)的頻率。每個(gè)因子C0-Cn1優(yōu)選地都是存儲(chǔ)在例如PLD 100的一個(gè)或多個(gè)可編程功能控制元件中的獨(dú)立可編程參數(shù)。因此，每個(gè)因子C0-Cn1都可以不同、相同或是其組合。
后分頻分頻器電路232的結(jié)果輸出信號(hào)施加到復(fù)用器234、236和238。復(fù)用器234、236和238每個(gè)都是動(dòng)態(tài)可編程控制的，以便將其任一輸入輸出到其任一輸出。復(fù)用器234將選定的信號(hào)耦合到多達(dá)K2個(gè)時(shí)鐘I/O引腳(CLKOUT；例如，圖1的引腳112)。常量K2一般是小于等于K1的整數(shù)。例如，如果K1等于8，則K2可以等于6。復(fù)用器236將選定的信號(hào)耦合到多達(dá)K3個(gè)全局時(shí)鐘(GCLK)網(wǎng)絡(luò)。常量K3一般也是小于等于K1的整數(shù)。因此，例如，如果K1等于8，則K3可以等于4。最后，復(fù)用器238將選定的信號(hào)耦合到多達(dá)K4個(gè)本地時(shí)鐘(LCLK)網(wǎng)絡(luò)。常量K4同樣一般是小于等于K1的整數(shù)。例如，如果K1等于8，則K4也可以等于8。而且，8可以是用于設(shè)計(jì)成具有相同計(jì)時(shí)的兩個(gè)本地區(qū)域的兩組相同的四個(gè)信號(hào)。
圖2a示出了根據(jù)本發(fā)明可用于每個(gè)復(fù)用器234、236和238的動(dòng)態(tài)可配置復(fù)用器的實(shí)施方式。復(fù)用器235包括可由用戶動(dòng)態(tài)選擇的輸入的輸入組237。有利地，復(fù)用器235允許例如PLL輸出、時(shí)鐘引腳或內(nèi)核信號(hào)中的任何一個(gè)有選擇地被驅(qū)動(dòng)到例如全局(gclk)或本地(lclk)時(shí)鐘網(wǎng)絡(luò)上。信號(hào)CR_GCLKMUXCTRL和CR_GCLKMUXSEL是用于配置復(fù)用器235成為可動(dòng)態(tài)重新配置或固定(即，非動(dòng)態(tài)可重新配置)的編程位。使能電路239的實(shí)施方式在圖11中示出并在以下描述。
有利地，PLL 210電路提供高度可配置性。例如，通過適當(dāng)?shù)貙?duì)復(fù)用器電路228和分頻器電路232編程，由電路232產(chǎn)生的六個(gè)修改時(shí)鐘信號(hào)可以具有不同的相位和不同的頻率、不同的相位和相同的頻率、相同的相位和不同的頻率或是其組合。而且，在需要的時(shí)候，六個(gè)修改時(shí)鐘信號(hào)中的每一個(gè)都是可編程進(jìn)行路由的。沒有一個(gè)是限定或劃分到僅特定的電路、I/O引腳或應(yīng)用。
圖3示出了相位/頻率檢測器(PFD)電路322的實(shí)施方式。PFD電路322一般包括接收輸入和反饋時(shí)鐘信號(hào)的相位/頻率檢測器電路323。根據(jù)輸入時(shí)鐘信號(hào)的相位是超前還是落后于反饋時(shí)鐘信號(hào)的相位，檢測器電路323產(chǎn)生“升”或“降”輸出信號(hào)脈沖?！吧被颉敖怠毙盘?hào)脈沖的寬度一般由檢測器電路323控制成與輸入和反饋時(shí)鐘信號(hào)之間的相位差成比例?！吧被颉敖怠毙盘?hào)饋送到電荷泵電路325，該電路提供這些信號(hào)到PLD 100電源電壓與地之間的電平的輸出信號(hào)電壓的轉(zhuǎn)移功能?！吧被颉敖怠毙盘?hào)切換內(nèi)部電流源以傳輸電荷，從而在每個(gè)時(shí)鐘周期升高或降低電荷泵的輸出信號(hào)電壓。電荷泵電路325的輸出信號(hào)施加到平滑用作對(duì)關(guān)聯(lián)VCO(例如VCO 226)的控制信號(hào)的信號(hào)的低通濾波器電路327?？偟膩碚f，當(dāng)輸入時(shí)鐘信號(hào)的相位超前于反饋時(shí)鐘信號(hào)的相位時(shí)，由檢測器電路323產(chǎn)生“升”信號(hào)。這導(dǎo)致反饋時(shí)鐘信號(hào)頻率的提高。相反，當(dāng)輸入時(shí)鐘信號(hào)的相位落后于反饋時(shí)鐘信號(hào)的相位時(shí)，檢測器電路323產(chǎn)生“降”信號(hào)，這造成反饋時(shí)鐘信號(hào)頻率的下降。
圖4示出了根據(jù)本發(fā)明PLL電路的另一實(shí)施方式。PLL電路410包括預(yù)分頻分頻器420、相位/頻率檢測器(PFD)電路422、電壓控制振蕩器(VCO)426、復(fù)用器電路428、反饋復(fù)用器430、后分頻分頻器電路432及復(fù)用器434、436和438。這些元件是PLL電路210的對(duì)應(yīng)元件不是完全相同也是類似地操作。應(yīng)當(dāng)指出，圖4所示的VCO 426(8輸出)、復(fù)用器電路428(6輸出)、復(fù)用器434(6輸出)、復(fù)用器436(4輸出)和復(fù)用器438(8輸出)的輸出個(gè)數(shù)僅僅是說明性的，而且這些元件可配置成或用其它元件代替成具有更多或更少輸出。
PLL電路410有利地具有增強(qiáng)的輸入信號(hào)選擇與同步能力。PLL電路410包括復(fù)用器440、442和448、同步電路446、切換電路450及與門452。復(fù)用器440和442都從多個(gè)時(shí)鐘輸入引腳接收多個(gè)輸入信號(hào)(在這種實(shí)施方式中是4；應(yīng)當(dāng)指出，可以使用其它個(gè)數(shù)來自時(shí)鐘引腳的輸入信號(hào))。這些時(shí)鐘輸入引腳優(yōu)選地是靠近定位的并可用作PLL電路410的匹配參考。這些引腳中任一個(gè)都可用于I/O延遲補(bǔ)償和時(shí)鐘網(wǎng)絡(luò)延遲補(bǔ)償。這些引腳可以由例如存儲(chǔ)器接口，如RLDRAM(低延遲動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)使用。
復(fù)用器440和442還都接收既可以是源自芯片內(nèi)任何時(shí)鐘引腳的內(nèi)部時(shí)鐘信號(hào)也可以由芯片內(nèi)另一PLL產(chǎn)生的內(nèi)核輸入時(shí)鐘信號(hào)，有利地，如果選擇了這種輸入，就允許PLL參考時(shí)鐘信號(hào)通過例如PLL級(jí)聯(lián)來自芯片上另一PLL。因此，單個(gè)參考時(shí)鐘可用于驅(qū)動(dòng)多個(gè)PLL，而不需要單獨(dú)的時(shí)鐘(一般需要各自單獨(dú)的I/O時(shí)鐘引腳)驅(qū)動(dòng)各個(gè)PLL。這種特征對(duì)多PCI接口、多存儲(chǔ)器接口及那些遵循已知源同步協(xié)議的其中要求利用公共參考時(shí)鐘的多條發(fā)送信道的接口尤其有用。
圖5示出了根據(jù)本發(fā)明PLD的實(shí)施方式，其中內(nèi)核時(shí)鐘信號(hào)用于驅(qū)動(dòng)遵循源同步協(xié)議的多個(gè)PLL電路。PLD 500包括內(nèi)核時(shí)鐘網(wǎng)絡(luò)554和每個(gè)都優(yōu)選地是LVDS PLL電路的PLL電路510a-h。LVDS(低電壓差分發(fā)信號(hào))是一種采用非常低的電壓和差分發(fā)信號(hào)的發(fā)信號(hào)協(xié)議，它涉及并行傳播的信號(hào)對(duì)的發(fā)送。每個(gè)信號(hào)通常都是另一個(gè)的邏輯互補(bǔ)。即，當(dāng)一個(gè)信號(hào)處于高電壓時(shí)(例如，邏輯1)，則另一個(gè)處于低電壓(例如，邏輯0)，反之亦然。LVDS PLL電路510a-d運(yùn)行在發(fā)送模式(TX)，而LVDS PLL電路510e-h運(yùn)行在接收模式(RX)。(應(yīng)當(dāng)指出，根據(jù)本發(fā)明，PLL電路510a-h每個(gè)都可以運(yùn)行在任一種或兩種模式)。RX PLL電路510e-h從時(shí)鐘引腳502接收外部時(shí)鐘信號(hào)并產(chǎn)生芯片內(nèi)、芯片外或都可以使用的修改時(shí)鐘信號(hào)。TX PLL電路510a-d每個(gè)都接收可以在節(jié)點(diǎn)556進(jìn)入時(shí)鐘網(wǎng)絡(luò)554的內(nèi)核時(shí)鐘信號(hào)。這種內(nèi)核時(shí)鐘信號(hào)可以由任何時(shí)鐘引腳或由任何通用或LVDSPLL電路的輸出驅(qū)動(dòng)。這種內(nèi)核時(shí)鐘信號(hào)可以有利地充當(dāng)LVDS PLL電路510a-d的輸入?yún)⒖夹盘?hào)，然后電路510a-d產(chǎn)生芯片內(nèi)、芯片外或都可以使用的修改時(shí)鐘信號(hào)。
圖5a進(jìn)一步說明了運(yùn)行在接收模式的PLL電路。PLL電路510j從時(shí)鐘引腳502接收外部時(shí)鐘。該外部時(shí)鐘以與在I/O引腳504接收的數(shù)據(jù)的特定相位關(guān)系具有自己的邊緣。PLL電路510j產(chǎn)生幾個(gè)時(shí)鐘。一個(gè)是用于最靠近I/O引腳的寄存器506的輸出558的高速時(shí)鐘。輸出560的第二時(shí)鐘是較低速的。它等于用期望因子去除高速時(shí)鐘頻率。公共期望因子是8，導(dǎo)致輸出558時(shí)鐘頻率1/8的時(shí)鐘頻率。該第二時(shí)鐘路由到第二組寄存器。輸出562的第三時(shí)鐘一般具有與第二時(shí)鐘相同的頻率而且路由到可編程邏輯508中的寄存器。多個(gè)寄存器用于每條數(shù)據(jù)信道，而且寄存器的個(gè)數(shù)優(yōu)選地等于期望因子。PLL電路510j有利地關(guān)于外部時(shí)鐘建立并維持輸出558、560和562的時(shí)鐘的相位關(guān)系和頻率。應(yīng)當(dāng)指出，在接收模式，PLL電路510j只使用利用數(shù)據(jù)發(fā)送的參考時(shí)鐘。因此，因?yàn)槊總€(gè)接口都可以有不同的頻率相位關(guān)系，所以單獨(dú)的PLL電路用于每個(gè)接口。
圖5b進(jìn)一步說明了運(yùn)行在發(fā)送模式的PLL電路。在發(fā)送模式下，源同步信道發(fā)送出數(shù)據(jù)(在I/O引腳516)和TX時(shí)鐘(在時(shí)鐘引腳512)。因此，因?yàn)樵趨⒖夹盘?hào)與TX數(shù)據(jù)和時(shí)鐘之間不需要相位關(guān)系，所以PLL電路510K可以從任何引腳或內(nèi)部產(chǎn)生的內(nèi)核時(shí)鐘接收參考時(shí)鐘。如圖5所示，如果需要多條信道，則單個(gè)內(nèi)核時(shí)鐘有利地可以用于驅(qū)動(dòng)多個(gè)TX PLL電路。
返回圖4，復(fù)用器440和442優(yōu)選地是用戶可編程的，以便選擇多個(gè)輸入信號(hào)中的兩個(gè)饋送到同步電路446。同步電路446確保PLL電路410的啟動(dòng)以同步方式發(fā)生。特別地，電路446是要防止會(huì)導(dǎo)致PLL電路410錯(cuò)誤定時(shí)的參考時(shí)鐘信號(hào)的低頻干擾。
圖6示出了根據(jù)本發(fā)明同步電路的實(shí)施方式。同步電路646包括鎖存器647和649及與門651和653。鎖存器647在輸入655接收由復(fù)用器440選擇的輸入信號(hào)，而鎖存器649在輸入657接收由復(fù)用器442選擇的輸入信號(hào)。PLL啟動(dòng)信號(hào)啟動(dòng)下降邊緣的參考時(shí)鐘，以確保在時(shí)鐘的下一上升邊緣之前允許足夠的時(shí)間。對(duì)應(yīng)波形在圖6a中示出。
可以插入附加寄存器以延遲參考時(shí)鐘的使能，從而允許部分PLL電路在兩個(gè)輸出信號(hào)CLKIN0和CLKIN1開始轉(zhuǎn)換之前使能。這種可替換實(shí)施方式在圖6b中說明，其中PLL啟動(dòng)信號(hào)用于產(chǎn)生先使能計(jì)數(shù)器/分頻器然后是VCO的分級(jí)啟動(dòng)順序。
返回圖4，兩個(gè)同步電路輸出饋送到復(fù)用器448和切換電路450。復(fù)用器448是用戶可編程的，并因此輸出兩個(gè)信號(hào)中由用戶選擇的一個(gè)充當(dāng)輸入?yún)⒖夹盘?hào)。所選擇的輸入?yún)⒖夹盘?hào)饋送到還從切換電路450接收輸入信號(hào)的與門452。在正常運(yùn)行模式下，切換電路450允許選定的參考信號(hào)通過與門452傳播到預(yù)分頻分頻器420。切換電路450監(jiān)視從同步電路446接收的兩個(gè)輸出信號(hào)。如果選定的時(shí)鐘信號(hào)由于某種原因停止運(yùn)行，則切換電路450可以自動(dòng)使來自同步電路446的另一輸出信號(hào)用作輸入?yún)⒖夹盘?hào)。這種特征可用于時(shí)鐘冗余或用于雙時(shí)鐘域應(yīng)用。而且，切換電路450還可以基于用戶控制信號(hào)優(yōu)選地手動(dòng)控制。例如，這使得用戶可以在兩個(gè)不同頻率的輸入?yún)⒖夹盘?hào)之間切換。
PLL電路410還具有增強(qiáng)的反饋能力，并包括反饋分頻器424、擴(kuò)展頻譜計(jì)數(shù)器458和復(fù)用器460。復(fù)用器460是可編程的，接收來自復(fù)用器430的輸出信號(hào)和外部反饋信號(hào)。通過對(duì)復(fù)用器460編程以輸出外部反饋信號(hào)，外部時(shí)鐘信號(hào)可以與輸入?yún)⒖紩r(shí)鐘信號(hào)一致。這有利地允許用戶除去時(shí)鐘延遲并在設(shè)備/芯片之間斜交。擴(kuò)展頻譜計(jì)數(shù)器458有助于防止可能由來自高頻時(shí)鐘信號(hào)的放射噪聲引起的破壞的數(shù)據(jù)和間斷性系統(tǒng)錯(cuò)誤。耦合到分頻器420和424的擴(kuò)展頻譜計(jì)數(shù)器458通過小范圍調(diào)制時(shí)鐘頻率來實(shí)現(xiàn)這個(gè)功能。
PLL電路210和410都有利地在加電時(shí)和使用模式中(即，動(dòng)態(tài))都是可完全編程的，從而提供高度的靈活性?？删幊虆?shù)包括粗略和細(xì)微的移相、計(jì)數(shù)器值(即，頻率除數(shù))和工作循環(huán)。如前面所提到的，分頻器電路232和432中的每個(gè)計(jì)數(shù)器/分頻器電路都可以連接到包括全局時(shí)鐘網(wǎng)絡(luò)、本地時(shí)鐘網(wǎng)絡(luò)和外部時(shí)鐘緩沖器的幾個(gè)不同的輸出源。通過在分頻器電路的輸出提供這些靈活的復(fù)用區(qū)域，用戶可以有利地以非常靈活的方式配置他們的系統(tǒng)。因此，PLL電路210和410可用于產(chǎn)生多個(gè)內(nèi)部時(shí)鐘參考及提供芯片外參考時(shí)鐘。有利地，單個(gè)分頻器電路可用于產(chǎn)生內(nèi)部參考時(shí)鐘和外部時(shí)鐘參考。其它優(yōu)點(diǎn)包括能夠動(dòng)態(tài)切換到多個(gè)輸入?yún)⒖夹盘?hào)中的任何一個(gè)(在PLL電路410中)及全局或本地時(shí)鐘中的任何一個(gè)。允許用戶動(dòng)態(tài)配置本發(fā)明的PLL電路避免必須對(duì)整個(gè)PLD重新編程，這有利地降低了總的系統(tǒng)成本。
圖7示出了可與本發(fā)明PLL電路一起使用的時(shí)鐘復(fù)用器模式的例子。模式700包括可以是例如PLL電路210或410的兩個(gè)通用PLL電路710。每條垂直線都可以看作是單個(gè)復(fù)用器，而每個(gè)圓圈代表可以連接到該復(fù)用器的信號(hào)。CLKPIN#代表標(biāo)準(zhǔn)時(shí)鐘引腳，而nCLKPIN#代表當(dāng)輸入時(shí)鐘不是差分信號(hào)時(shí)可用的附加時(shí)鐘引腳。GCKDRV#(全局時(shí)鐘驅(qū)動(dòng)器)和LCKDRV#(本地時(shí)鐘驅(qū)動(dòng)器)信號(hào)為一般邏輯提供了驅(qū)動(dòng)到時(shí)鐘網(wǎng)絡(luò)上的一種方式，而不需要首先通過I/O引腳驅(qū)動(dòng)出去然后再通過另一I/O引腳返回時(shí)鐘網(wǎng)絡(luò)。這些復(fù)用器連接可用于具有高扇出的信號(hào)。
圖8示出了可與本發(fā)明PLL電路一起使用的用于外部時(shí)鐘輸出的復(fù)用器模式的例子。模式800包括輸出引腳812和可以是例如PLL電路210或410的通用PLL電路810。來自PLL電路810的任何輸出信號(hào)都可以路由到任何輸出引腳812。extclken#(外部時(shí)鐘使能)信號(hào)有利地允許用戶動(dòng)態(tài)同步地使能和禁用時(shí)鐘引腳。這可以用于實(shí)現(xiàn)系統(tǒng)掉電能力，以降低功耗。應(yīng)當(dāng)指出，偶數(shù)編號(hào)的輸出(即，ECK0、ECK2，...)可以與它們相鄰的奇數(shù)編號(hào)的輸出(即，ECK1、ECK3，...)一起用于差分發(fā)信號(hào)。
圖9示出了復(fù)用器電路228/428和分頻器電路232/432的可選布置。級(jí)聯(lián)PLL輸出級(jí)900有利地允許本發(fā)明的PLL電路以數(shù)量級(jí)可編程分割信號(hào)頻率。前n-1個(gè)分頻器932(其中n是分頻器的總數(shù))中任一個(gè)的輸出都可以由復(fù)用器電路928適當(dāng)?shù)膹?fù)用器可編程選擇作為下一分頻器932的輸入。因此，例如，分頻器C0的輸出可以用作芯片內(nèi)的本地時(shí)鐘和分頻器C1的輸入。而且，可編程級(jí)聯(lián)不需要從分頻器C0的輸出開始，也不需要繼續(xù)到第n個(gè)分頻器(在這種個(gè)實(shí)施方式中是分頻器C5)。例如，分頻器C2的輸出可以級(jí)聯(lián)到分頻器C3，C3的輸出可以級(jí)聯(lián)到分頻器C4，而分頻器C0、C1和C5的輸出可以獨(dú)立使用。應(yīng)當(dāng)指出，每個(gè)分頻器的VCO/測試時(shí)鐘輸入都代表多個(gè)VCO輸出信號(hào)。
圖10示出了根據(jù)本發(fā)明可配置時(shí)鐘緩沖器電路的實(shí)施方式。有利地，時(shí)鐘緩沖器電路1000支持一般I/O功能性及I/O時(shí)鐘功能和輸入與輸出能力。緩沖器電路1000包括復(fù)用器1062和1064；緩沖器/驅(qū)動(dòng)器1066、1068、1070、1072和1074；及差分緩沖器1076。緩沖器電路1000耦合到I/O時(shí)鐘引腳1078，而且可以配置成允許引腳1078被PLL電路驅(qū)動(dòng)(從而使它們成為時(shí)鐘引腳)或者被I/O接口驅(qū)動(dòng)(從而使它們成為一般I/O引腳)。緩沖器電路1000還可以配置成允許一個(gè)引腳1078用作PLL外部反饋引腳(從而變成延遲補(bǔ)償緩沖器)。當(dāng)緩沖器電路1000雙向配置時(shí)(允許輸入與輸出)，PLL電路可以配置成零延遲緩沖器。因?yàn)橹挥幸a(bǔ)償?shù)木彌_器用在這種配置中，所以對(duì)于利用延遲元件的已知方法，這是優(yōu)選的。
優(yōu)選地，所有與本發(fā)明PLD關(guān)聯(lián)的時(shí)鐘源(全局時(shí)鐘、本地時(shí)鐘和外部時(shí)鐘)都可以同步使能和禁用。這使得用戶可以動(dòng)態(tài)切斷或打開他們用于電源管理的設(shè)計(jì)的各部分。圖11示出了根據(jù)本發(fā)明的同步PLL使能電路。使能電路1100包括鎖存器1182、與門1184和時(shí)鐘驅(qū)動(dòng)器1186。信號(hào)ENOUT是在用戶控制下用于動(dòng)態(tài)控制時(shí)鐘的使能和禁用的內(nèi)核信號(hào)。信號(hào)ENOUTCTRL是如果用戶不使用禁用特征則允許時(shí)鐘總是使能的編程位。NPST是寄存器預(yù)置，它是低電平有效，意味著該輸出的低電壓信號(hào)(例如，邏輯0信號(hào))使輸出變高。
應(yīng)當(dāng)指出，盡管貫穿所有圖都示出了復(fù)用器，但它們可選地可以用其它類型的可編程邏輯連接器(PLC)代替。例如，PLC可以是相對(duì)簡單的可編程連接器，如一個(gè)或多個(gè)用于將幾個(gè)輸入中的任何一個(gè)連接到輸出的開關(guān)?？蛇x地，每個(gè)PLC都可以是能夠執(zhí)行邏輯(例如，通過邏輯結(jié)合其幾個(gè)輸入)及進(jìn)行連接的有些復(fù)雜的元件。在后一種情況下，例如，每個(gè)PLC都可以是乘積項(xiàng)邏輯，實(shí)現(xiàn)如與、與非、非或或非的功能。適于實(shí)現(xiàn)PLC的組件例子是EPROM、EEPROM、導(dǎo)通晶體管、發(fā)送門、反熔斷器、激光熔斷器、金屬可選鏈接等。
還應(yīng)當(dāng)指出，具有本發(fā)明PLL電路的PLD不限于任何一種技術(shù)，而是有利地可以在各種技術(shù)中實(shí)現(xiàn)。
如上面所提到的，本發(fā)明的PLC(例如，復(fù)用器)和分頻器電路是可編程的，而它們的可編程參數(shù)可以存儲(chǔ)在各種類型的可編程、功能控制元件(“FCE”)中(盡管對(duì)于特定的實(shí)現(xiàn)(例如，熔斷器和金屬可選鏈接)，不需要單獨(dú)的FCE)。FCE可以幾種不同方式中的任何一種實(shí)現(xiàn)。例如，F(xiàn)CE可以是SRAM、DRAM、先入先出(“FIFO”)存儲(chǔ)器、EPROM、EEPROM、功能控制寄存器(例如，在Wahlstrom的美國專利3,473,160中)，鐵電體存儲(chǔ)器、熔斷器、反熔斷器等?？刂票景l(fā)明PLC和分頻器電路的FCE優(yōu)選地是以相同的方式可編程的，而且同時(shí)圖1中的可編程邏輯108被編程。
盡管本發(fā)明的電路有許多可能的應(yīng)用，但一種說明性應(yīng)用在圖12中示出。數(shù)據(jù)處理系統(tǒng)1200包括可以是集成電路也可以是集成電路芯片的可編程邏輯設(shè)備100，該設(shè)備包括根據(jù)本發(fā)明的PLL電路。PLD100可以是域可編程、掩膜可編程或以任何其它方式可編程。它可以是只一次可編程的，或者也可以是可重新編程的。系統(tǒng)1200還可以包括一個(gè)或多個(gè)以下組件處理器1203；存儲(chǔ)器1205；I/O電路1207及外圍設(shè)備1209。這些組件由系統(tǒng)總線1211耦合在一起并位于包含在終端用戶系統(tǒng)1215中的電路板1213上。圖12所示各種組件之間和/或與外部電路的通信可以是按照任何期望程度的任何已知類型。
系統(tǒng)1200可以用在很廣的應(yīng)用中，如計(jì)算機(jī)聯(lián)網(wǎng)、數(shù)據(jù)聯(lián)網(wǎng)、儀器、視頻處理、數(shù)字信號(hào)處理或任何其它可能期望利用可編程或可重新編程邏輯優(yōu)點(diǎn)的應(yīng)用。PLD 100可用于執(zhí)行各種不同的邏輯功能。例如，PLD 100可以配置成與處理器1203協(xié)同工作的處理器或控制器。PLD 100還可以用作仲裁對(duì)系統(tǒng)1200中共享資源訪問的仲裁器。在另一例子中，PLD 100可以配置成系統(tǒng)1200中處理器1203與另一組件之間的接口。應(yīng)當(dāng)指出，系統(tǒng)1200僅僅是示例性的，不應(yīng)當(dāng)從任何方面認(rèn)為是限定本發(fā)明真正的范圍與主旨。
因此，可以看到提供了輸出多個(gè)具有可編程相位與頻率以便可編程用作外部或內(nèi)部時(shí)鐘的信號(hào)的高度可配置PLL電路。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，本發(fā)明可以由除所述實(shí)施方式以外的方式實(shí)踐，所述實(shí)施方式只是為了說明而不是限制，本發(fā)明只能由以下權(quán)利要求限制。
權(quán)利要求
1.一種用于同時(shí)產(chǎn)生多個(gè)得自一參考信號(hào)的時(shí)鐘信號(hào)的方法，所述方法包括接收所述參考信號(hào)；產(chǎn)生多個(gè)信號(hào)，每個(gè)信號(hào)都具有頻率和不同的相位；根據(jù)頻率除數(shù)的可編程的選擇同時(shí)去除所述產(chǎn)生的信號(hào)中每一個(gè)信號(hào)的所述頻率，從而產(chǎn)生每個(gè)都具有頻率和相位的輸出信號(hào)；及根據(jù)可編程的選擇復(fù)用所述輸出信號(hào)，使每個(gè)時(shí)鐘信號(hào)都可用作芯片外時(shí)鐘信號(hào)，芯片內(nèi)時(shí)鐘信號(hào)或用作兩者。
2.如權(quán)利要求1所述的方法，其中每個(gè)所述輸出信號(hào)的所述頻率與一個(gè)或多個(gè)其它所述輸出信號(hào)不同或相同。
3.如權(quán)利要求1所述的方法，其中所述復(fù)用包括將一個(gè)所述輸出信號(hào)可編程地耦合到一輸出引腳，用作芯片外時(shí)鐘信號(hào)。
4.如權(quán)利要求1所述的方法，其中所述復(fù)用包括將一個(gè)所述輸出信號(hào)可編程地耦合到全局時(shí)鐘網(wǎng)絡(luò)，用作芯片內(nèi)全局時(shí)鐘信號(hào)，所述全局時(shí)鐘網(wǎng)絡(luò)在其上執(zhí)行所述產(chǎn)生和所述分頻的同一集成電路芯片上。
5.如權(quán)利要求1所述的方法，其中所述復(fù)用包括將一個(gè)所述輸出信號(hào)可編程地耦合到時(shí)鐘網(wǎng)絡(luò)，用作芯片內(nèi)本地時(shí)鐘信號(hào)，所述時(shí)鐘網(wǎng)絡(luò)只耦合到集成電路芯片上的一部分電路，所述集成電路芯片與在其上執(zhí)行所述產(chǎn)生和所述分頻的芯片是相同的。
6.如權(quán)利要求1所述的方法，還包括接收多個(gè)輸入信號(hào)；利用使能信號(hào)同步所述多個(gè)輸入信號(hào)；及選擇所述多個(gè)輸入信號(hào)中的一個(gè)作為所述參考信號(hào)。
7.如權(quán)利要求5所述的方法，其中所述接收包括在其上執(zhí)行所述產(chǎn)生和所述分頻的集成電路芯片上產(chǎn)生所述多個(gè)輸入信號(hào)中的一個(gè)；及通過輸入引腳從另一集成電路芯片接收所述多個(gè)輸入信號(hào)中的另一個(gè)。
8.一種用于同時(shí)提供多個(gè)時(shí)鐘信號(hào)的方法，所述方法包括將第一除數(shù)編程進(jìn)接收參考信號(hào)的第一分頻器；將多個(gè)除數(shù)編程進(jìn)基本同時(shí)接收由所述第一分頻器處理的信號(hào)的各多個(gè)分頻器；及對(duì)至少一個(gè)復(fù)用器編程，以便將從所述多個(gè)分頻器接收的多個(gè)輸出信號(hào)中的一個(gè)輸出信號(hào)耦合到集成電路輸出引腳、全局時(shí)鐘網(wǎng)絡(luò)或本地時(shí)鐘網(wǎng)絡(luò)中的任一個(gè)。
9.如權(quán)利要求8所述的方法，還包括在所述對(duì)多個(gè)除數(shù)編程以后對(duì)所述多個(gè)分頻器中的一個(gè)的輸出編程，以便饋送到所述多個(gè)分頻器中的另一個(gè)。
10.如權(quán)利要求9所述的方法，還包括重復(fù)所述對(duì)輸出的編程至少一次。
11.一種用于將一輸入時(shí)鐘信號(hào)轉(zhuǎn)換成多個(gè)輸出時(shí)鐘信號(hào)的方法，所述方法包括修改具有輸入頻率的所述輸入時(shí)鐘信號(hào)，以產(chǎn)生具有第一頻率的第一信號(hào)；對(duì)所述第一信號(hào)進(jìn)行移相，以便產(chǎn)生每個(gè)都具有相位和所述第一頻率的多個(gè)第二信號(hào)，每個(gè)所述第二信號(hào)都具有不同于其它所述第二信號(hào)相位的相位；基本上同時(shí)修改每個(gè)所述第二信號(hào)，以便產(chǎn)生具有相位和輸出頻率的輸出信號(hào)，每個(gè)所述輸出信號(hào)都具有可獨(dú)立選擇的輸出頻率；及將任一所述輸出信號(hào)可選擇地耦合到集成電路芯片輸出引腳；將任一所述輸出信號(hào)可選擇地耦合到全局時(shí)鐘網(wǎng)絡(luò)，所述全局時(shí)鐘網(wǎng)絡(luò)向集成電路芯片上的所有可計(jì)時(shí)電路提供時(shí)鐘信號(hào)；及將任一所述輸出信號(hào)可選擇耦合到至少一個(gè)本地時(shí)鐘網(wǎng)絡(luò)，所述本地時(shí)鐘網(wǎng)絡(luò)只向所述集成電路芯片上的一部分可計(jì)時(shí)電路提供時(shí)鐘信號(hào)。
12.一種用于基于一參考信號(hào)提供多個(gè)時(shí)鐘信號(hào)的方法，所述方法包括響應(yīng)接收到所述參考信號(hào)，產(chǎn)生第一多個(gè)時(shí)鐘信號(hào)；所述多個(gè)時(shí)鐘信號(hào)中每一個(gè)都具有不同的相位；同時(shí)產(chǎn)生每個(gè)都具有相位和可選擇頻率的第二多個(gè)時(shí)鐘信號(hào)；及使所述第二多個(gè)時(shí)鐘信號(hào)中的每一個(gè)都可用于同一多個(gè)計(jì)時(shí)應(yīng)用。
13.如權(quán)利要求12所述的方法，其中所述計(jì)時(shí)應(yīng)用包括芯片外計(jì)時(shí)、芯片內(nèi)全局計(jì)時(shí)、芯片內(nèi)本地計(jì)時(shí)、頻率合成及零延遲緩沖。
14.一種可編程邏輯設(shè)備上的電路，可操作成輸出多個(gè)具有可編程相位和頻率的時(shí)鐘信號(hào)，所述電路包括第一分頻器電路，可操作成接收輸入信號(hào)；相位/頻率檢測器電路，被耦合以接收所述分頻器的輸出并具有第二輸入；電壓控制振蕩器(VCO)，被耦合以接收所述相位/頻率檢測器電路的輸出并可操作成輸出每個(gè)都具有不同相位的多個(gè)信號(hào)；反饋分頻器電路，被耦合以接收所述多個(gè)VCO輸出信號(hào)并可操作成向所述相位/頻率檢測器的所述第二輸入輸出分頻信號(hào)；第一復(fù)用電路，被耦合以接收所述多個(gè)VCO輸出信號(hào)并可操作成輸出從所述多個(gè)VCO輸出信號(hào)選擇的多個(gè)信號(hào)；多個(gè)分頻器，每個(gè)都耦合到所述復(fù)用電路，以從所述第一復(fù)用電路接收一個(gè)所述輸出信號(hào)并可操作成輸出分頻信號(hào)；及第二復(fù)用電路，被耦合以從所述多個(gè)分頻器接收每個(gè)所述分頻信號(hào)，所述第二復(fù)用電路可操作成向耦合到所述第二復(fù)用電路的多個(gè)信號(hào)導(dǎo)體中的任一個(gè)可編程輸出每個(gè)接收到的分頻信號(hào)。
15.如權(quán)利要求14所述的電路，其中所述多個(gè)信號(hào)導(dǎo)體耦合到時(shí)鐘輸出引腳、全局時(shí)鐘網(wǎng)絡(luò)及至少一個(gè)本地時(shí)鐘網(wǎng)絡(luò)。
16.如權(quán)利要求14所述的電路，還包括第三復(fù)用電路，被耦合以接收多個(gè)輸入信號(hào)并可操作成向所述第一分頻器電路可編程輸出一個(gè)所述信號(hào)。
17.如權(quán)利要求16所述的電路，其中所述第三復(fù)用電路包括同步電路，被耦合以接收使能信號(hào)和所述多個(gè)輸入信號(hào)中可選擇的兩個(gè)，所述同步電路包括由所述使能信號(hào)計(jì)時(shí)的兩個(gè)鎖存器，每個(gè)鎖存器被耦合以接收所述可選擇的兩個(gè)信號(hào)中的每一個(gè)并可操作成輸出同步信號(hào)。
18.如權(quán)利要求17所述的電路，還包括切換電路，被耦合以從所述兩個(gè)鎖存器接收所述兩個(gè)同步信號(hào)，并且如果所述兩個(gè)同步信號(hào)中的一個(gè)沒有接收到，則可操作成自動(dòng)輸出所述兩個(gè)同步信號(hào)中的另一個(gè)。
19.如權(quán)利要求14所述的電路，其中所述反饋分頻器電路包括復(fù)用器和可編程分頻器電路，所述復(fù)用器被耦合以接收所述多個(gè)VCO輸出信號(hào)并可操作成向所述分頻器電路輸出一個(gè)所述VCO輸出信號(hào)，所述分頻器電路可操作成向所述相位/頻率檢測器的所述第二輸入輸出分頻信號(hào)。
20.如權(quán)利要求14所述的電路，其中所述電路是低電壓差分發(fā)信號(hào)(LVDS)鎖相環(huán)電路。
21.如權(quán)利要求14所述的電路，其中所述電路是通用鎖相環(huán)電路。
22.一種集成電路芯片，包括權(quán)利要求14的電路。
23.一種可編程邏輯設(shè)備，包括權(quán)利要求14的電路。
24.一種印制電路板，包括安裝在所述印制電路板上的權(quán)利要求14的電路。
25.如權(quán)利要求24所述的印制電路板，還包括安裝在所述印制電路板上的存儲(chǔ)器。
26.如權(quán)利要求24所述的印制電路板，還包括安裝在所述印制電路板上的處理電路。
27.一種系統(tǒng)，包括處理器；存儲(chǔ)器，耦合到所述處理器；及權(quán)利要求14的電路，耦合到所述處理器和所述存儲(chǔ)器中的至少一個(gè)。
28.一種數(shù)字處理系統(tǒng)，包括處理器；存儲(chǔ)器；可編程邏輯設(shè)備，包括權(quán)利要求13的電路；輸入/輸出電路；及系統(tǒng)總線，耦合所述處理器、所述存儲(chǔ)器、所述可編程邏輯設(shè)備及所述輸入/輸出電路。
29.一種鎖相環(huán)電路，包括用于將所接收信號(hào)移相以產(chǎn)生多個(gè)移相信號(hào)的裝置，每個(gè)移相信號(hào)都具有頻率并被偏移不同的量；用于修改至少次多個(gè)所述移相信號(hào)的頻率的裝置；及用于有選擇地將每個(gè)所述修改頻率后的信號(hào)施加到幾個(gè)時(shí)鐘網(wǎng)絡(luò)中任一個(gè)的裝置。
30.如權(quán)利要求29所述的鎖相環(huán)電路，其中所述計(jì)時(shí)網(wǎng)絡(luò)包括芯片外網(wǎng)絡(luò)和芯片內(nèi)網(wǎng)絡(luò)，所述芯片包括權(quán)利要求29的鎖相環(huán)電路。
全文摘要
一種可編程邏輯設(shè)備，包括輸出具有可編程相位和頻率的多個(gè)時(shí)鐘信號(hào)的可配置鎖相環(huán)(PLL)電路。每個(gè)輸出信號(hào)都可編程選擇用作外部時(shí)鐘、內(nèi)部全局時(shí)鐘、內(nèi)部本地時(shí)鐘或其組合。PLL電路具有可編程的分頻，包括提供高度時(shí)鐘設(shè)計(jì)靈活性的可編程級(jí)聯(lián)分頻及可編程輸出信號(hào)復(fù)用。
文檔編號(hào)H03L7/081GK1667957SQ20051006274
公開日2005年9月14日 申請(qǐng)日期2005年3月9日 優(yōu)先權(quán)日2004年3月9日
發(fā)明者格萊格瑞·W·斯達(dá)爾, 章萬里, 賴康威(音譯), 米安·Z·史密斯, 理查德·常 申請(qǐng)人:阿爾特拉公司