專利名稱：輸入電路和輸出電路的制作方法
技術領域：
本發(fā)明涉及一種用于半導體集成電路的輸入電路和輸出電路。
背景技術：
通常，包括多個半導體集成電路的電子設備具有由多個電容器提供的大電容以及處于為半導體集成電路供電的電力線中的大寄生電容。結果，電源電壓VBAT逐漸增大。另一方面，每個半導體集成電路都具有電源電壓VBAT范圍，從而能夠正確地實現(xiàn)所需的功能或動作。所以，為了在額定電壓以下停止半導體集成電路的功能，并在額定電壓以上允許半導體集成電路執(zhí)行其功能，從外部或內(nèi)部提供并設置UVLO(欠電壓切斷)電路以探測電源電壓VBAT的額定電壓(例如，參見日本專利申請未審公開No.2001-296930)。所以，當電源電壓VBAT上升時，通過停止其功能來防止半導體集成電路進行誤操作，直到電源電壓VBAT達到可以正常運行的電壓為止。
圖3示出了具有內(nèi)部UVLO電路的傳統(tǒng)半導體機集成電路的示例。半導體集成電路101包括輸入電路102，從輸入接線端IN輸入信號；功能電路103，實際執(zhí)行半導體集成電路101的功能；以及UVLO電路104。輸入電路102是從輸入接線端IN輸入高電平或低電平并輸出與輸入電平相同極性的電平的電路。輸入電路102包括N型MOS晶體管111，將來自輸入接線端IN的信號輸入其柵極，并且源極接地；電阻器116，設置在晶體管111的漏極與電源電壓VBAT之間；以及非門119，輸入來自晶體管111的漏極和電阻器116之間的節(jié)點的信號，并輸出高電平或低電平。UVLO電路104是檢測電源電壓VBAT的額定電壓并輸出高電平或低電平的電路。UVLO電路104包括對電源電壓VBAT進行分壓的電阻器131和132；參考電壓產(chǎn)生電路133，產(chǎn)生參考電壓VREF；以及比較器134，將電源電壓VBAT的分壓與參考電壓VREF進行比較，并輸出高電平或低電平。將非門119的輸出和比較器134的輸出輸入與電路135，將與電路135的輸出輸入功能電路103。將功能電路103的輸入電壓固定在低電平，以便停止(禁用)功能電路103的操作。
當電源電壓VBAT的分壓低于參考電壓VREF時，UVLO電路104確定電源電壓VBAT不是能夠正常運行的電壓，并輸出低電平。所以，在這種情況下，由于與電路135將輸出低電平，功能電路103不會運行。
因此，如果電源電壓VBAT低于可以正常運行的額定電壓時，UVLO電路104強制功能電路103不進行操作，所以即使電源電壓VBAT逐漸增大，仍然能夠防止誤操作。然而，UVLO電路104持續(xù)地比較電源電壓VBAT和參考電壓VREF，所以相對較大的DC電流一直流向電阻器131和132、參考電壓產(chǎn)生電路133和比較器134。換句話說，所述DC電流不但在電源電壓VBAT上升時而且在電壓上升完成之后都在流動，所以消耗了大量電能。此外，UVLO電路104的電路體積較大。如果半導體集成電路101的功能電路103的電路體積較小，則實現(xiàn)此類內(nèi)部UVLO電路104實際上是困難的。另一方面，如果使用外部UVLO電路104，則需要用于輸出該信號的接線端，以及需要將來自外部UVLO電路104的配線附加到印刷板上。

發(fā)明內(nèi)容
為了克服上述問題，本發(fā)明的優(yōu)選實施例提供了一種輸入電路，能夠在電源電壓上升期間防止誤操作，而無需使用UVLO電路。
根據(jù)本發(fā)明優(yōu)選實施例的輸入電路是一種輸入電路，接收來自輸入接線端的輸入信號，并將控制信號輸出到功能電路，以及包括輸入晶體管，在控制端接收來自輸入接線端的輸入信號；第一負載元件，設置在輸入晶體管的輸出端和第一恒定電位之間；第一控制晶體管，設置在輸入晶體管的輸入端和第二恒定電位之間；第二負載元件，設置在第一控制晶體管的控制端和第一恒定電位之間；第三負載元件，設置在第一控制晶體管的控制端和第二恒定電位之間；第二控制晶體管，通過將實質(zhì)上與輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號相同的信號輸入到控制端中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件的電流的路徑；以及第三控制晶體管，通過將來自輸入接線端的輸入信號輸入到控制端中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件的電流的路徑。根據(jù)輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號，將控制信號輸出到功能電路。
根據(jù)本發(fā)明另一優(yōu)選實施例的輸出電路是一種輸出電路，接收來自功能電路的控制信號，并將輸出信號輸出到輸出端，以及包括輸入晶體管，在控制端接收來自功能電路的控制信號；第一負載元件，設置在輸入晶體管的輸出端和第一恒定電位之間；第一控制晶體管，設置在輸入晶體管的輸入端和第二恒定電位之間；第二負載元件，設置在第一控制晶體管的控制端和第一恒定電位之間；第三負載元件，設置在第一控制晶體管的控制端和第二恒定電位之間；第二控制晶體管，通過將實質(zhì)上與輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號相同的信號輸入到控制端中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件的電流的路徑；以及第三控制晶體管，通過將來自功能電路的控制信號輸入到控制端中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件的電流的路徑。根據(jù)輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號，將輸出信號輸出到輸出端。
上述根據(jù)本發(fā)明優(yōu)選實施例的輸入電路具有位于輸入晶體管的輸入端和第二恒定電位之間的第一控制晶體管。當?shù)谝缓愣娢簧仙龝r，通過使第一控制晶體管截止，直到達到功能電路的正確工作電壓為止，可以防止功能電路誤操作，而無需使用UVLO電路。此外，上述根據(jù)本發(fā)明另一優(yōu)選實施例的輸出電路通過具有與上述輸入電路類似的電路結構，可以在第一恒定電位上升時，防止接收來自輸出電路的信號的其他半導體集成電路中發(fā)生誤操作。因而，本發(fā)明的優(yōu)選實施例消除了這種輸入和輸出電路中對分立的UVLO電路的需求。
通過接下來將參照附圖對器進行描述的本發(fā)明優(yōu)選實施例的詳細描述，本發(fā)明的其他元件、特點、特征、屬性和優(yōu)點將變得更為清楚。


圖1是包括根據(jù)本發(fā)明優(yōu)選實施例的輸入電路的半導體集成電路的電路圖。
圖2是包括根據(jù)本發(fā)明另一優(yōu)選實施例的輸出電路的半導體集成電路的電路圖。
圖3是包括傳統(tǒng)輸入電路的半導體集成電路的電路圖。
具體實施例方式
下面，將參照附圖對本發(fā)明的優(yōu)選實施例進行描述。圖1是包括根據(jù)本發(fā)明優(yōu)選實施例的輸入電路的半導體集成電路的電路圖。此輸入電路2包括N型MOS晶體管(輸入晶體管)11，將來自輸入接線端IN的輸入信號輸入柵極(控制端)；電阻器(第一負載元件)16，設置在輸入晶體管11的漏極(輸出端)和電源電壓VBAT(第一恒定電位)之間；N型MOS晶體管(第一控制晶體管)12，設置在輸入晶體管11的源極(輸入端)和地電位(第二恒定電位之間)；電阻器(第二負載元件)17，通過二極管連接的P型MOS晶體管(二極管連接晶體管)15，設置在第一控制晶體管12的柵極(控制端)(節(jié)點B)和電源電壓VBAT之間；電阻器(第三負載元件)18，設置在第一控制晶體管12的柵極和地電位之間；N型MOS晶體管(第二控制晶體管)13，通過將輸入晶體管11的漏極和第一負載元件16之間的節(jié)點A處的信號通過非門19、20輸入到柵極(控制端)中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件17、18的電流的路徑；以及N型MOS晶體管(第三控制晶體管)14，通過將來自輸入接線端IN的輸入信號輸入到柵極(控制端)中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件17、18的電流的路徑。優(yōu)選地，例如，將第二和第三負載元件17、18的電阻值分別設置為大約R和4R。
功能電路3執(zhí)行半導體集成電路1的功能，并將來自非門19的信號，作為輸入電路2輸出的控制信號，輸入功能電路3。將功能電路3的輸入的電壓固定在低電平，以便停止(禁用)功能電路3的操作。因此，如下所述，為了在電源電壓VBAT上升時實現(xiàn)UVLO功能，輸入電路2輸出的控制信號將處于低電平，直到達到功能電路3能夠正常操作的電源電壓VBAT的最小電壓為止。
接下來，將描述當電源電壓VBAT逐漸上升時輸入電路2的操作。應當注意，為了理解，優(yōu)選地，半導體集成電路1中的N型MOS晶體管和P型MOS晶體管的閾值Vth全部為相同數(shù)值。直到電源電壓VBAT達到Vth，用在作為半導體集成電路1的一部分的功能電路3和輸入電路2中的所有晶體管均處于截止狀態(tài)。功能電路3不能進行操作。此時，節(jié)點A的電壓將處于電源電壓VBAT的電平。當電源電壓VBAT達到電壓Vth時，節(jié)點A的電壓電平將通過非門19、20傳遞到第二控制晶體管13的柵極，第二控制晶體管13將導通。如果輸入接線端處于高電平，則第三控制晶體管14將導通，如果處于低電平，則截止。
如果電源電壓VBAT高于電壓Vth且輸入接線端IN處于高電平，則當電源電壓VBAT上升時，節(jié)點B的電壓將上升。但是，如果節(jié)點B的電壓低于電壓Vth，則第一控制晶體管12將截止。因此，輸入晶體管11將導通，因為輸入接線端IN處于高電平，但節(jié)點A的電壓將保持在電源電壓VBAT電平。另一方面，如果輸入接線端IN處于低電平，則輸入晶體管11將截止，所以節(jié)點A的電壓將處于電源電壓VBAT電平。因此，即使電源電壓VBAT高于電壓Vth，節(jié)點A的電壓仍將處于電源電壓VBAT的電平，而與輸入接線端IN的電壓電平無關，直到達到額定電壓(UVLO取消電壓)為止。因此，輸入到功能電路3的控制信號的電壓電平將被固定在低電平，并將禁用功能電路3。
如下所示地確定節(jié)點B的電壓處于電壓Vth的情況下的電源電壓VBAT的UVLO取消電壓。當節(jié)點B的電壓處于電壓Vth時，Vth/4R的電流將流經(jīng)第三負載元件18，并且相同的電流將流經(jīng)第二負載元件17，所以VBAT＝Vth+Vth+(Vth/4R)×R (1)因而VBAT＝Vth×9/4(2)因此，作為示例，如果Vth為大約0.7V，則VBAT將為大約1.575V?？梢詫Υ薝VLO取消電壓進行調(diào)整，如稍后所述。
接下來，當電源電壓VBAT超過公式(2)的UVLO取消電壓時，將取消功能電路3的禁用條件。應當注意，必須調(diào)整UVLO取消電壓，從而至少在此UVLO取消電壓之上，功能電路3能夠正確發(fā)揮作用。此外，第一控制晶體管12將導通，而與輸入接線端IN的電壓電平無關，所以如果輸入接線端IN處于高電平，輸入晶體管11將導通，且節(jié)點A將處于低電平，因為電流將流經(jīng)第一負載元件16，然后，非門19將其反轉(zhuǎn)為高電平。相反地，如果輸入接線端IN處于低電平，輸入晶體管11將截止，電流不流經(jīng)第一負載元件16，所以節(jié)點A將處于高電平，然后，非門19將其反轉(zhuǎn)為低電平。因此，輸入接線端IN的極性將保持在輸入到功能電路3中的控制信號的極性。注意，輸入接線端IN的極性與節(jié)點A不同，所以第二和第三控制晶體管13、14通常不會同時導通。因此，幾乎沒有電流流經(jīng)第二和第三負載元件17、18。
因此，直到電源電壓VBAT逐漸上升并達到能夠正確操作的電源電壓VBAT為止，幾乎不會增加電路尺寸的、添加有UVLO功能的輸入電路2可以停止其發(fā)揮作用，并能夠防止誤操作。
接下來，將描述對UVLO取消電壓的具體調(diào)整。為了將UVLO取消電壓調(diào)整為功能電路3能夠正確操作的電源電壓VBAT的最小電壓，可以改變第二和第三負載元件17、18的電阻值的比值，可以取消晶體管15，或者相反地，可以使用兩個或更多個晶體管15。例如，如果將第二和第三負載元件17、18的電阻值分別設置為R和3R，并串聯(lián)使用兩個晶體管15，則公式(1)將變?yōu)閂BAT＝Vth+2×Vth+(Vth/3R)×R (3)因而VBAT＝Vth×10/3 (4)所以，UVLO取消電壓將高于公式(2)。
附帶地，功能電路3能夠正確操作的電源電壓VBAT的最小電壓將受到晶體管的Vth值的重大影響。另一方面，如公式(2)和公式(4)所示，UVLO取消電壓也將由Vth確定。因此，即使由于溫度或其他條件，Vth發(fā)生變化，類似的變化將發(fā)生，而這兩個電壓之間的相對關系不會發(fā)生顯著變化。因此，可以減小這兩個電壓值之間的余量。結果，可以增加功能電路3能夠發(fā)揮作用的電源電壓VBAT的范圍(實質(zhì)操作范圍)，并且可以在電源電壓VBAT上升期間，使功能電路3較早地發(fā)揮作用。
上述情況是其中功能電路3的控制信號的禁用電壓電平為低電平的情況，但如果控制信號的禁用電壓電平為高電平，將將向功能電路3輸出非門20的輸出，來代替非門19的輸出。此外，輸入到第二控制晶體管13的柵極的信號通過非門19、20，實質(zhì)上與節(jié)點A處的信號相同。但是，也可以將節(jié)點A處的信號直接輸入第二控制晶體管13的柵極，而不通過非門19、20。此外，在輸入電路2中，第一恒定電位將為電源電壓VBAT，以及第二恒定電位將為地電位。但是，也可以對此進行顛倒，從而地電位為第一恒定電位，而電源電壓VBAT為第二恒定電位。在這種情況下，晶體管11到14優(yōu)選地為P型MOS晶體管，而晶體管15優(yōu)選地為N型MOS晶體管。此外，輸入電路2優(yōu)選地使用MOS晶體管，但可以用雙極晶體管來代替全部或部分MOS晶體管。
上面，對根據(jù)本發(fā)明一個優(yōu)選實施例的輸入電路進行了描述，但也可以提供輸出電路，通過停止操作，直到電源電壓VBAT達到其他半導體集成電路能夠正確操作的電壓為止，在電源電壓VBAT上升期間，防止其他半導體集成電路的誤操作。圖2是包括根據(jù)本發(fā)明另一優(yōu)選實施例的輸出電路的半導體集成電路的電路圖。優(yōu)選地，此輸出電路5具有實質(zhì)上與圖1所示的前述輸入電路2相同的電路結構。但是，將從功能電路3輸出的控制信號輸入輸出電路5，并將來自輸出電路5的輸出信號輸出到輸出接線端OUT。此外，優(yōu)選地增加限定了非門19的N型和P型MOS晶體管的尺寸。將省略對其他元件的重復描述。此輸出電路5的功能類似于上述輸入電路2，所以通過將UVLO取消電壓調(diào)整為其他半導體集成電路能夠正確操作的電源電壓VBAT的最小電壓，在電源電壓VBAT上升期間，可以控制接收輸出電路5的信號的其他半導體集成電路，并防止其誤操作。
盡管已經(jīng)參照本發(fā)明的優(yōu)選實施例對本發(fā)明進行了描述，本領域的普通技術人員應當清楚的是，可以按照多種方式對所公開的發(fā)明進行修改，并可以設想除這里所具體闡述和描述的實施例以外的多種其他實施例。因此，所附權利要求傾向于覆蓋落入本發(fā)明的真實精神和范圍內(nèi)的所有修改。
權利要求
1.一種輸入電路，接收來自輸入接線端的輸入信號，并將控制信號輸出到功能電路，包括輸入晶體管，設置用于在控制端接收來自輸入接線端的輸入信號；第一負載元件，設置在輸入晶體管的輸出端和第一恒定電位之間；第一控制晶體管，設置在輸入晶體管的輸入端和第二恒定電位之間；第二負載元件，設置在第一控制晶體管的控制端和第一恒定電位之間；第三負載元件，設置在第一控制晶體管的控制端和第二恒定電位之間；第二控制晶體管，通過將實質(zhì)上與輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號相同的信號輸入到控制端中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件的電流的路徑；以及第三控制晶體管，通過將來自輸入接線端的輸入信號輸入到控制端中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件的電流的路徑，其中根據(jù)輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號，將控制信號輸出到功能電路。
2.根據(jù)權利要求1所述的輸入電路，其特征在于還包括二極管連接的晶體管，設置在第一控制晶體管的控制端和第二負載元件之間。
3.根據(jù)權利要求1所述的輸入電路，其特征在于通過設置在輸入晶體管的輸出端和第一負載元件之間的節(jié)點與第二控制晶體管的控制端之間的多個非門，將實質(zhì)上與輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號相同的信號輸入到第二控制晶體管的控制端中。
4.根據(jù)權利要求2所述的輸入電路，其特征在于通過設置在輸入晶體管的輸出端和第一負載元件之間的節(jié)點與第二控制晶體管的控制端之間的多個非門，將實質(zhì)上與輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號相同的信號輸入到第二控制晶體管的控制端中。
5.根據(jù)權利要求1所述的輸入電路，其特征在于輸入晶體管、第一控制晶體管、第二控制晶體管和第三控制晶體管是MOS晶體管，以及每個晶體管的控制端、輸出端和輸入端分別是柵極、漏極和源極。
6.根據(jù)權利要求2所述的輸入電路，其特征在于輸入晶體管、第一控制晶體管、第二控制晶體管、第三控制晶體管和二極管連接的晶體管是MOS晶體管，以及每個晶體管的控制端、輸出端和輸入端分別是柵極、漏極和源極。
7.根據(jù)權利要求5所述的輸入電路，其特征在于第一恒定電位和第二恒定電位分別是電源電位和地電位，輸入晶體管、第一控制晶體管、第二控制晶體管和第三控制晶體管是N型MOS晶體管。
8.根據(jù)權利要求6所述的輸入電路，其特征在于第一恒定電位和第二恒定電位分別是電源電位和地電位，輸入晶體管、第一控制晶體管、第二控制晶體管和第三控制晶體管是N型MOS晶體管，以及二極管連接的晶體管是P型MOS晶體管。
9.根據(jù)權利要求1所述的輸入電路，其特征在于第一負載元件、第二負載元件和第三負載元件包括電阻器。
10.一種輸出電路，接收來自功能電路的控制信號，并將輸出信號輸出到輸出端，包括輸入晶體管，設置用于在控制端接收來自功能電路的控制信號；第一負載元件，設置在輸入晶體管的輸出端和第一恒定電位之間；第一控制晶體管，設置在輸入晶體管的輸入端和第二恒定電位之間；第二負載元件，設置在第一控制晶體管的控制端和第一恒定電位之間；第三負載元件，設置在第一控制晶體管的控制端和第二恒定電位之間；第二控制晶體管，通過將實質(zhì)上與輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號相同的信號輸入到控制端中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件的電流的路徑；以及第三控制晶體管，通過將來自功能電路的控制信號輸入到控制端中，導通和截止，以連接和斷開流經(jīng)第二和第三負載元件的電流的路徑；其中根據(jù)輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號，將輸出信號輸出到輸出端。
11.根據(jù)權利要求10所述的輸出電路，其特征在于還包括二極管連接的晶體管，設置在第一控制晶體管的控制端和第二負載元件之間。
12.根據(jù)權利要求10所述的輸出電路，其特征在于通過設置在輸入晶體管的輸出端和第一負載元件之間的節(jié)點與第二控制晶體管的控制端之間的多個非門，將實質(zhì)上與輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號相同的信號輸入到第二控制晶體管的控制端中。
13.根據(jù)權利要求11所述的輸出電路，其特征在于通過設置在輸入晶體管的輸出端和第一負載元件之間的節(jié)點與第二控制晶體管的控制端之間的多個非門，將實質(zhì)上與輸入晶體管的輸出端和第一負載元件之間的節(jié)點處的信號相同的信號輸入到第二控制晶體管的控制端中。
14.根據(jù)權利要求10所述的輸出電路，其特征在于輸入晶體管、第一控制晶體管、第二控制晶體管和第三控制晶體管是MOS晶體管，以及每個晶體管的控制端、輸出端和輸入端分別是柵極、漏極和源極。
15.根據(jù)權利要求11所述的輸出電路，其特征在于輸入晶體管、第一控制晶體管、第二控制晶體管、第三控制晶體管和二極管連接的晶體管是MOS晶體管，以及每個晶體管的控制端、輸出端和輸入端分別是柵極、漏極和源極。
16.根據(jù)權利要求14所述的輸出電路，其特征在于第一恒定電位和第二恒定電位分別是電源電位和地電位，輸入晶體管、第一控制晶體管、第二控制晶體管和第三控制晶體管是N型MOS晶體管。
17.根據(jù)權利要求15所述的輸出電路，其特征在于第一恒定電位和第二恒定電位分別是電源電位和地電位，輸入晶體管、第一控制晶體管、第二控制晶體管和第三控制晶體管是N型MOS晶體管，以及二極管連接的晶體管是P型MOS晶體管。
18.根據(jù)權利要求10所述的輸出電路，其特征在于第一負載元件、第二負載元件和第三負載元件包括電阻器。
19.一種半導體集成電路，包括功能電路，用于執(zhí)行半導體集成電路的功能；以及輸入電路，設置用于接收來自輸入接線端的輸入信號，并將控制信號輸出到功能電路；其中輸入電路包括設置用于在所施加的電壓低于額定電壓時、停止功能電路的操作以及在所施加的電壓高于額定電壓時、允許功能電路的操作的電路元件，以及輸入電路的電路元件并不構成分立的欠電壓切斷電路。
20.一種半導體集成電路，包括功能電路，用于執(zhí)行半導體集成電路的功能；以及輸出電路，設置用于接收來自功能電路的控制信號，并將輸出信號輸出到輸出接線端；其中輸出電路包括設置用于在所施加的電壓低于額定電壓時、停止輸出接線端的外部電路的操作以及在所施加的電壓高于額定電壓時、允許輸出接線端的外部電路的操作的電路元件，以及輸出電路的電路元件并不構成分立的欠電壓切斷電路。
全文摘要
提供了一種輸入電路，在電源電壓上升期間，防止功能電路的誤操作，而無需分立的欠電壓切斷(UVLO)電路。所述輸入電路包括第一晶體管，在柵極接收輸入接線端信號；第一電阻器，設置在晶體管漏極和電源電壓之間；第二晶體管，設置在第一晶體管源極和地電位之間；第二電阻器，設置在第二晶體管柵極和電源電壓之間；第三電阻器，設置在第二晶體管柵極和地電位之間；第三晶體管，在柵極接收第一晶體管漏極和第一電阻器之間的信號，并連接和斷開流向第二和第三電阻器的電流的路徑；以及第四晶體管，在柵極接收輸入接線端(IN)的信號，并連接和斷開流向第二和第三電阻器的電流的路徑。
文檔編號H03B1/00GK1677855SQ20051006273
公開日2005年10月5日 申請日期2005年3月29日 優(yōu)先權日2004年3月29日
發(fā)明者山本勛, 荒木享一郎, 為我井洋一 申請人:羅姆股份有限公司