專利名稱：用于減少鎖定電路的鎖定時(shí)間的裝置和方法
背景技術(shù)：
本發(fā)明涉及用于可編程邏輯裝置的鎖相環(huán)電路。尤其是，本發(fā)明涉及一種用于減少在寬的頻率范圍上的鎖相環(huán)電路的鎖定時(shí)間的裝置和方法。
可編程邏輯裝置包括鎖相環(huán)(“PLL”)或延遲鎖定環(huán)路(“DLL”)，其中鎖相環(huán)(“PLL”)或延遲鎖定環(huán)路(“DLL”)消除在該裝置中所傳播的時(shí)鐘信號(hào)的“畸變”以及過分延遲。舉例來說，Jefferson的美國(guó)專利NO.5699020以及Reddyet al.美國(guó)專利NO.5847617結(jié)合于此作為參考。
PLL電路包括生成一個(gè)振蕩信號(hào)的電路，其中該振蕩信號(hào)是使用參考時(shí)鐘而鎖定的相位/頻率。控制并保持該振蕩信號(hào)以響應(yīng)一個(gè)控制電壓，其中該控制電壓是通過PLL電路生成和保持的。當(dāng)一個(gè)PLL上電時(shí)，將該控制電壓設(shè)定為一個(gè)預(yù)定值。然后該P(yáng)LL依靠PLL的希望的輸出頻率向上或向下調(diào)整控制電壓。達(dá)到希望的輸出頻率之后，PLL進(jìn)一步細(xì)調(diào)控制電壓直到輸出信號(hào)與參考信號(hào)同相。一旦控制電壓到達(dá)希望的輸出相位/頻率所達(dá)到的值，那么鎖定PLL。其后，PLL電路保持該控制電壓。
在電子裝置例如一個(gè)可編程邏輯裝置上的正常操作通常是不可用的直到使用參考信號(hào)鎖定PLL。因而，希望減少鎖定PLL所需的總時(shí)間。
現(xiàn)有的技術(shù)是通過將PLL的起動(dòng)電壓設(shè)定為1/2Vcc來減少PLL電路的鎖定時(shí)間。其中用戶設(shè)定要求控制電壓不等于1/2Vcc，該P(yáng)LL在1/2Vcc處開始，接著該P(yáng)LL電路向上或向下調(diào)整控制電壓直到該控制電壓達(dá)到希望值。再一次，當(dāng)PLL電路做這樣的調(diào)整時(shí)，在電子裝置上的正常工作通常是不可用的(無效的)。
盡管上述技術(shù)減少了PLL的鎖定時(shí)間，但是其中PLL必須在一個(gè)寬的頻率范圍上工作是不令人滿意的。因此，該技術(shù)需要一個(gè)用于減少鎖相環(huán)電路鎖定時(shí)間的方法和裝置，其中該P(yáng)LL必須在一個(gè)寬的頻率范圍上工作。
發(fā)明概要本發(fā)明涉及一種用于減少鎖相環(huán)電路的鎖定時(shí)間的方法和裝置，其中該鎖相環(huán)電路在寬的頻率范圍上。本發(fā)明的方法基于希望的輸出頻率而確定了PLL的開始控制電壓，其中起始控制電壓相應(yīng)于包括希望的輸出頻率在內(nèi)的頻率范圍。
在本發(fā)明的方法中，PLLT作頻率范圍分列成多個(gè)無重疊頻率窗口。然后將每一個(gè)頻率窗口映射到一個(gè)起始控制電壓。當(dāng)一個(gè)用戶提供一個(gè)希望的輸出頻率時(shí)，包含該希望的輸出頻率的頻率窗口將被確定。然后相應(yīng)于頻率窗口的起始控制電壓作為PLL的起始控制電壓被選定。接著PLL電路向上或向下調(diào)整控制電壓直到該控制電壓達(dá)到相應(yīng)于希望的輸出頻率。然后PLL電路開始為PLL設(shè)定一個(gè)鎖相。
本發(fā)明也包含一個(gè)控制電壓電路，該控制電壓電路用于將起始控制電壓提供給本發(fā)明的鎖相環(huán)電路。該控制電壓電路包含多個(gè)向上和向下的引腳，其中該引腳通過使用邏輯門來導(dǎo)通或截止。根據(jù)希望的輸出電壓，控制電壓電路的每一個(gè)引腳可以導(dǎo)通或截止。通過導(dǎo)通一個(gè)向上的引腳，該控制電壓將增加德耳塔值的電壓。通過導(dǎo)通另一個(gè)向上的引腳，該控制電壓值將賦予另一個(gè)德耳塔。因此通過導(dǎo)通適當(dāng)數(shù)量的向上或向下的引腳逐步增加或減少控制電壓。


結(jié)合附圖，隨后的詳細(xì)描述使得本發(fā)明上述以及其它的優(yōu)點(diǎn)變的很明顯，其中相同的參考特征自始至終涉及相同的部件，其中圖1所示的是結(jié)合本發(fā)明的一個(gè)可編程邏輯裝置100的示意圖；圖2所示的是結(jié)合本發(fā)明使用的一個(gè)示范性的PLL電路20；圖3說明基于希望的輸出頻率的控制電壓的選擇；圖4是用于實(shí)現(xiàn)本發(fā)明某些方面的控制電壓電路的方框圖；圖5說明用于確定PLL始控制電壓的方法；圖6所示的是結(jié)合本發(fā)明使用的一個(gè)示范性的DLL電路70；圖7說明結(jié)合本發(fā)明的一個(gè)或多個(gè)PLL電路的可編程邏輯裝置。
本發(fā)明的具體描述圖1所示的是結(jié)合本發(fā)明的一個(gè)可編程邏輯裝置100的示意圖。裝置100包括輸入/輸出單元10，鎖相環(huán)電路20，電源總線段30，以及可編程邏輯核心50。電源總線段30提供電源到可編程邏輯裝置100的各個(gè)部件。輸入/輸出單元10將信息從可編程邏輯裝置傳送到系統(tǒng)內(nèi)的其它裝置。鎖相環(huán)電路20結(jié)合可編程邏輯裝置100上的其它電路使用。
可編程邏輯核心50包括以交錯(cuò)該區(qū)域的行和列的二維陣列形式安置在該裝置上的多個(gè)邏輯單元60。邏輯單元60包括可編程寄存器，優(yōu)選的是觸發(fā)器。邏輯單元60可以進(jìn)一步包括查找表或通用邏輯塊，PTERMS，進(jìn)位和級(jí)聯(lián)通道以及其它執(zhí)行可編程邏輯裝置的各種功能的電路。在某些實(shí)施例中，將陣列中的邏輯單元分類以形成邏輯陣列塊。
盡管本發(fā)明是使用一個(gè)可編程邏輯裝置來描述的，但是本發(fā)明也可以使用在其它集成電路裝置上，其中該集成電路裝置使用一個(gè)鎖相環(huán)或一個(gè)延遲鎖定環(huán)路例如特定用途集成電路(ASICs)或特定用途標(biāo)準(zhǔn)部件(ASSPs)等等。
圖2所示的是結(jié)合本發(fā)明使用的一個(gè)示范性的PLL電路20。電路10包括一個(gè)輸入計(jì)數(shù)器200，相位/頻率檢測(cè)器210，一個(gè)充電泵(charge pump)電路220，一個(gè)低通過濾器230，一個(gè)反饋計(jì)數(shù)器250以及一個(gè)電壓控制振蕩器240。
輸入計(jì)數(shù)器200在將信號(hào)發(fā)送到相位/頻率檢測(cè)器210之前按照預(yù)定的整數(shù)值劃分輸入頻率。該相位/頻率檢測(cè)器210比較參考時(shí)鐘信號(hào)和反饋時(shí)鐘信號(hào)的相關(guān)相位和頻率，其中反饋時(shí)鐘信號(hào)是由環(huán)路260反饋到相位/頻率檢測(cè)器210的。如果反饋時(shí)鐘信號(hào)的相位在參考時(shí)鐘相位之后，那么相位/頻率檢測(cè)器210產(chǎn)生第一類型的輸出信號(hào)。如果反饋時(shí)鐘信號(hào)的相位在參考時(shí)鐘相位之前，那么相位/頻率檢測(cè)器210產(chǎn)生第二類型的輸出信號(hào)。
將相位/頻率檢測(cè)器210的第一和第二輸出信號(hào)應(yīng)用到充電泵電路220，其中充電泵電路220依靠相位/頻率檢測(cè)器210是否產(chǎn)生第一或第二輸出信號(hào)從而對(duì)低通過濾器230電荷存儲(chǔ)單元進(jìn)行充電和放電。低通過濾器230的輸出信號(hào)作為控制信號(hào)應(yīng)用到電壓控制振蕩器240。
電壓控制振蕩器240的輸出信號(hào)是鎖相環(huán)電路的最終希望的輸出。反饋時(shí)鐘信號(hào)是在反饋計(jì)數(shù)器250上按照值M來劃分電壓控制振蕩器240的輸出而得到的，并且將該反饋時(shí)鐘信號(hào)反饋到相位/頻率檢測(cè)器210。優(yōu)選的，M的值是個(gè)整數(shù)值。在其它實(shí)施例中，該M值可以是個(gè)小數(shù)。
PLL的輸出頻率是VCO的輸出頻率fVCO，其中作為控制電壓Vctrl的一個(gè)函數(shù)fVCO是按照下述等式給定的fVCO＝fO+KVCO(Vctrl-VO)在這里，當(dāng)VCO的控制電壓是1/2Vcc，VO是1/2Vcc以及KVCO是VCO的增益時(shí)，fO是起始VCO的頻率。如果控制電壓設(shè)定為稍微少于1/2Vcc時(shí)，那么VCO將在比起始VCO的頻率fO更低的一個(gè)頻率運(yùn)行。如果控制電壓設(shè)定為稍微高于1/2Vcc時(shí)，那么VCO將在比開始VCO的頻率fO更高的一個(gè)頻率運(yùn)行。因而，如果該VCO增益是已知的，那么為控制電壓選擇一個(gè)適當(dāng)?shù)谋壤约皩㈤_始控制電壓設(shè)定成比較靠近最終希望的控制電壓值是可能的。該VCO增益是很容易從模擬(simulations)中得到的。在該實(shí)施例中，VCO頻率隨著控制電壓的增加而增加。在其它實(shí)施例中，VCO頻率隨著控制電壓的增加而減少。
在一個(gè)實(shí)施例中，PLL的工作頻率范圍被分成多個(gè)頻率窗口。每一個(gè)頻率窗口包含一個(gè)無重疊的頻率范圍以及在工作頻率范圍內(nèi)的每一個(gè)頻率都包含在一個(gè)頻率窗口中。當(dāng)該P(yáng)LL以一個(gè)給定的頻率工作時(shí)，將該頻率映射到一個(gè)頻率窗口。接著將該頻率窗口映射到一個(gè)起始控制電壓，隨后將該控制電壓當(dāng)作PLL的起始電壓使用。
圖3說明基于希望的輸出頻率選擇控制電壓。圖3的PLL是在500MHz到1100MHz的頻率范圍上工作。該頻率范圍劃分為頻率窗口1到7。當(dāng)一個(gè)用戶提供一個(gè)希望的頻率時(shí)，將該頻率映射到七個(gè)窗口中的一個(gè)。然后將與該窗口關(guān)聯(lián)的控制電壓當(dāng)作VCO的起始電壓使用。如果該希望的輸出頻率與一個(gè)比起始控制電壓還高的控制電壓相關(guān)聯(lián)，那么該P(yáng)LL電路將增大控制電壓。另一方面，如果該希望的輸出頻率與一個(gè)比起始控制電壓還低的控制電壓相關(guān)聯(lián)，那么該P(yáng)LL電路將減小控制電壓。
例如，如果希望的輸出頻率是610MHz，那么選擇的頻率窗口為窗口2。那么PLL的起始控制電壓將為1/2Vcc-Δ4。在這種情況，起始控制電壓小于與希望輸出的頻率相關(guān)的控制電壓。因而，該P(yáng)LL電路將從1/2Vcc-Δ4的開始電壓向上調(diào)整控制電壓直到該VCO的輸出頻率達(dá)到610MHz。同樣的，如果希望的輸出頻率是1080MHz，那么選擇的頻率窗口為窗口7。然后PLL的起始控制電壓將為Vctrlmax。在這種情況，開始控制電壓大于與希望的輸出頻率相關(guān)的控制電壓。于是，該P(yáng)LL電路將向下調(diào)整控制電壓直到該VCO的輸出頻率達(dá)到1080MHz。
圖4是用于實(shí)現(xiàn)本發(fā)明某些方面的控制電壓電路的方框圖。VCO的起始控制電壓通過導(dǎo)通和截止控制電壓電路所選擇的引腳來控制，其中控制電壓電路是使用一系列相應(yīng)的邏輯門或復(fù)用器(muxes)來導(dǎo)通的。CRAMs 1，2，3，……N可以被編程為開或者關(guān)。通過控制可編程CRAMs與EN和nEN信號(hào)，電路相應(yīng)的引腳可以被導(dǎo)通或截止，因此PLL的起始電壓不是向上就是向下調(diào)整。在為PLD配置過程中CRAM可以被編程為開或關(guān)。CRAM可以是EPROM，EEPROM，fuse，anti-fuse，SRAM，F(xiàn)RAM，DRAM等等。
優(yōu)選的，如果CRAM 1a編程為OFF以及使能信號(hào)為或高或低，那么與非門1a是截止的以及上引腳未開啟。在該例中起始控制電壓的值未改變。如果CRAM 1a編程為ON以及使能信號(hào)為低，那么與非門仍是截止，起始控制電壓的值再一次不用調(diào)節(jié)。如果CRAM 1a編程為ON以及使能信號(hào)為高，那么與非門1a導(dǎo)通以及相應(yīng)的引腳1a開啟，從而按照一個(gè)預(yù)定值Δ向上調(diào)整開始控制電壓。如果CRAM 2a編程為ON以及到與非門2a的使能信號(hào)為高，那么電路2a導(dǎo)通以及起始控制電壓的值增加一個(gè)附加的Δ。
相同的，如果CRAM 1b編程為ON以及nEN信號(hào)為或高或低，那么或非門1b是截止的以及下引腳未開啟。在該例中起始控制電壓未改變。如果CRAM 1b編程為OFF以及nEN信號(hào)為高，那么與或非門仍是截止，此外起始控制電壓保持不變。如果CRAM 1b編程為OFF以及nEN信號(hào)為低，那么或非門1b導(dǎo)通以及相應(yīng)的引腳1b開啟，從而按照一個(gè)預(yù)定值Δ向下調(diào)整開始控制電壓。如果CRAM2b編程為ON，那么電路2b導(dǎo)通以及起始控制電壓的值減少一個(gè)附加的Δ。
PD和nPD信號(hào)用于使電路完全的導(dǎo)通和截止。因而如果PD為高那么該P(yáng)LL電路完全截止。否則PLL電路導(dǎo)通，信號(hào)通過PLL并且該信號(hào)通過PLL的各種單元來處理。
因而，起始控制電壓可以通過導(dǎo)通一個(gè)或多個(gè)這樣的電路來逐步調(diào)高。雖然，該優(yōu)選實(shí)施例示出了對(duì)于每個(gè)引腳的Δ值都是相同的，但是本領(lǐng)域的技術(shù)人員將能意識(shí)到各自的引腳不必具有相同的德耳塔值。
雖然，圖4的電路示出了N個(gè)引腳，但是本領(lǐng)域技術(shù)人員將能意識(shí)到任何數(shù)目的引腳都可以用于設(shè)定起始控制電壓。另外，除了圖4的電路外，任何微分阻抗電路都可以用于增大或減少電壓控制振蕩器的起始控制電壓。
圖5說明用于確定一個(gè)PLL起始控制電壓的方法。在步驟605，一個(gè)用戶提供輸入頻率以及希望的輸出頻率給PLL。通過輸入頻率，該VCO的輸出頻率可以使用下述等式來確定fvco=MNfin]]>
其中M，N分別是輸入計(jì)數(shù)器和反饋計(jì)數(shù)器的值，以及fin是由用戶提供的輸入頻率。M，N計(jì)數(shù)值是在步驟610中使用輸入頻率和用戶提供希望的輸出頻率來決定的。可選擇的，用戶可以提供M，N的值，其中M，N的值隨后用于計(jì)算VCO的輸出頻率。
在步驟620，在VCO的輸出頻率確定后，將頻率輸出量的希望值映射到一個(gè)頻率窗口中。該頻率窗口可以由包含頻率范圍以及相關(guān)的頻率窗口的數(shù)據(jù)庫(kù)來確定。一旦確定了頻率窗口，那么在步驟630確定與頻率窗口相關(guān)的控制電壓。在實(shí)施例中，通過使用包含控制電壓以及相關(guān)的頻率窗口的數(shù)據(jù)庫(kù)來確定控制電壓。
一旦確定了控制電壓，那么在步驟640將PLL的起始控制電壓設(shè)定為該控制電壓。然后在步驟650將該起始控制電壓用于確定程序文件的CRAM位組設(shè)定(bit settings)，其中在步驟660將程序文件用于設(shè)定PLD。
本發(fā)明也可以在延遲鎖定環(huán)路中實(shí)現(xiàn)。圖6所示的是結(jié)合本發(fā)明使用的一個(gè)示范性的DLL電路70。電路70包括一個(gè)輸入計(jì)數(shù)器700，相位/頻率檢測(cè)器710，一個(gè)充電泵電路720，一個(gè)低通過濾器730，一個(gè)反饋計(jì)數(shù)器750以及一個(gè)電壓控制延遲鏈740。
本領(lǐng)域技術(shù)人員將能意識(shí)到以類似于圖2，3，4和5所描述的用于控制和調(diào)節(jié)VCO的輸出電壓的方式來控制和調(diào)節(jié)DLL70的電壓控制延遲鏈740的輸出電壓。
圖7說明了在一個(gè)數(shù)據(jù)處理系統(tǒng)500中結(jié)合本發(fā)明設(shè)定的一個(gè)或多個(gè)PLL電路520的可編程邏輯裝置。數(shù)據(jù)處理系統(tǒng)500可以包括下述一個(gè)或多個(gè)單元一個(gè)處理器501，存儲(chǔ)器502，輸入/輸出電路503以及外圍設(shè)備504。這些單元通過一個(gè)系統(tǒng)總線505結(jié)合在一起并且組裝在一個(gè)電路板506上，其中電路板506包含在一個(gè)終端用戶系統(tǒng)中。
系統(tǒng)500可以廣泛的用于各種應(yīng)用，例如計(jì)算機(jī)網(wǎng)絡(luò)，數(shù)據(jù)網(wǎng)絡(luò)，檢測(cè)設(shè)備，視頻處理，數(shù)字信號(hào)處理，或在能夠體現(xiàn)使用可編程或可重新編程的邏輯的優(yōu)點(diǎn)的其他應(yīng)用中?？删幊踢壿嬔b置510可以用于執(zhí)行各種不同的邏輯功能。
例如，可編程邏輯裝置510可以當(dāng)作一個(gè)處理器或控制器來設(shè)定，其中處理器或控制器與處理器501結(jié)合一起共同工作。可編程邏輯裝置510也可以當(dāng)作一個(gè)判定器使用，其中該判定器在判定系統(tǒng)500中用于判定對(duì)一個(gè)共享資源的存取。然而在其它的例子中，可編程邏輯裝置510可以當(dāng)作處理器501與系統(tǒng)500中任何一個(gè)其它單元之間的一個(gè)接口來設(shè)定。應(yīng)該注意到系統(tǒng)500只是示范性的，本發(fā)明的真正范圍以及精神將通過下述權(quán)利要求來說明。
雖然本發(fā)明是在鎖相環(huán)的環(huán)境下描述的，但是本領(lǐng)域技術(shù)人員將能意識(shí)到本發(fā)明用于鎖定時(shí)間是關(guān)鍵的(critical)以及必需在一個(gè)寬的頻率范圍上運(yùn)行的任一系統(tǒng)。
權(quán)利要求
1.一種鎖定環(huán)路的方法，包括提供一個(gè)輸出頻率；選擇一個(gè)相應(yīng)于輸出頻率的頻率窗口，其中該頻率窗口與一個(gè)頻率范圍相關(guān)，其中該頻率范圍包括該輸出頻率；使用預(yù)定頻率確定一個(gè)控制電壓；以及將控制電壓作為該環(huán)路的起始電壓來使用。
2.如權(quán)利要求1的方法，其中該頻率窗口是從多個(gè)頻率窗口中選擇；其中多個(gè)頻率窗口的每一個(gè)都包含一個(gè)頻率范圍以及一個(gè)窗口的頻率范圍與另一個(gè)窗口的頻率范圍不重疊；其中該頻率范圍是該環(huán)路工作頻率范圍的一部分。
3.一種鎖相環(huán)電路(“PLL”)包括一個(gè)電壓控制振蕩器；以及一個(gè)用于將控制電壓提供給電壓控制振蕩器的電壓控制電路，從多個(gè)控制電壓中選擇所提供的電壓控制。
4.如權(quán)利要求3的PLL電路，其中電壓控制電路包含多個(gè)第一和第二電路單元以至于當(dāng)?shù)谝浑娐穯卧獙?dǎo)通時(shí)，輸入控制電壓將增大；以及當(dāng)?shù)诙娐穯卧獙?dǎo)通時(shí)，輸入控制電壓將減小。
5.如權(quán)利要求4的PLL電路，其中第一和第二電路單元是與存儲(chǔ)器單元和邏輯單元耦合的一個(gè)或多個(gè)晶體管。
6.如權(quán)利要求5的PLL電路，其中存儲(chǔ)器單元是EPROM，EEPROM，fuse，anti-fuse，SRAM，MRAM，F(xiàn)RAM，或DRAM。
7.如權(quán)利要求5的PLL電路，其中該邏輯單元是與非門、與或門或多路復(fù)用器。
8.如權(quán)利要求3的PLL電路，其中多個(gè)控制電壓的每一個(gè)與一個(gè)頻率范圍相關(guān)。
9.如權(quán)利要求8的PLL電路，其中在頻率范圍的每一個(gè)頻率都是電壓控制振蕩器的一個(gè)輸出。
10.如權(quán)利要求3的PLL電路，其中當(dāng)PLL上電時(shí)，控制電壓將被提供給電壓控制振蕩器。
11.如權(quán)利要求3的PLL電路進(jìn)一步包含一個(gè)頻率/相位檢測(cè)器，一個(gè)充電泵以及一個(gè)環(huán)濾波器。
12.如權(quán)利要求3的PLL電路進(jìn)一步包含一個(gè)反饋計(jì)數(shù)器。
13.如權(quán)利要求3的PLL電路進(jìn)一步包含一個(gè)輸入計(jì)數(shù)器以及一個(gè)輸出計(jì)數(shù)器。
14.一種包含權(quán)利要求3所述的鎖相環(huán)電路的可編程邏輯裝置。
15.一種數(shù)據(jù)處理系統(tǒng)包含處理電路；與處理電路耦合的存儲(chǔ)器；連接到處理電路與存儲(chǔ)器的可編程邏輯裝置，該可編程邏輯裝置包含權(quán)利要求3所述的鎖相環(huán)電路。
16.一種印刷電路板，在其上安裝有包含權(quán)利要求3所述的鎖相環(huán)電路的可編程邏輯裝置。
17.如權(quán)利要求16的印刷電路板進(jìn)一步包含一個(gè)與可編程邏輯裝置耦合的處理電路。
18.如權(quán)利要求17的印刷電路板進(jìn)一步包含一個(gè)與處理電路和可編程邏輯裝置耦合的存儲(chǔ)器。
19.一種延遲鎖定環(huán)路(“DLL”)包含一個(gè)電壓控制延遲鏈；以及一個(gè)將控制電壓提供給電壓控制延遲鏈的電壓控制電路，從多個(gè)控制電壓中選擇所提供的控制電壓。
20.如權(quán)利要求19的DLL電路，其中電壓控制電路包含多個(gè)第一和第二電路單元以至于當(dāng)?shù)谝浑娐穯卧獙?dǎo)通時(shí)，輸入控制電壓將增大；以及當(dāng)?shù)诙娐穯卧獙?dǎo)通時(shí)，輸入控制電壓將減小。
21.如權(quán)利要求20的PLL電路，其中第一和第二電路單元是與存儲(chǔ)器單元和邏輯單元耦合的一個(gè)或多個(gè)晶體管。
22.如權(quán)利要求21的PLL電路，其中存儲(chǔ)器單元是一個(gè)EPROM，EEPROM，fuse，anti-fuse，SRAM，MRAM，F(xiàn)RAM，或DRAM。
23.如權(quán)利要求21的PLL電路，其中該邏輯單元是與非門、與或門或多路復(fù)用器。
24.如權(quán)利要求19的DLL電路，其中多個(gè)控制電壓的每一個(gè)與一個(gè)頻率范圍相關(guān)。
25.如權(quán)利要求24的DLL電路，其中在頻率范圍的每一個(gè)頻率是電壓控制延遲鏈的一個(gè)輸出。
26.如權(quán)利要求19的DLL電路，其中當(dāng)PLL上電時(shí)，控制電壓將被提供給電壓控制延遲鏈。
27.如權(quán)利要求19的DLL電路進(jìn)一步包含一個(gè)頻率/相位檢測(cè)器，一個(gè)充電泵以及一個(gè)環(huán)濾波器。
28.如權(quán)利要求19的DLL電路進(jìn)一步包含一個(gè)反饋計(jì)數(shù)器。
29.如權(quán)利要求19的DLL電路進(jìn)一步包含一個(gè)輸入計(jì)數(shù)器以及一個(gè)輸出計(jì)數(shù)器。
30.一種包含權(quán)利要求19所述的鎖相環(huán)電路的可編程邏輯裝置。
31.一種數(shù)據(jù)處理系統(tǒng)包含處理電路；與處理電路耦合的存儲(chǔ)器；耦合到處理電路與存儲(chǔ)器的可編程邏輯裝置，該可編程邏輯裝置包含權(quán)利要求19所述的鎖相環(huán)電路。
32.一種印刷電路板，在其上安裝了包含有權(quán)利要求19所述的鎖相環(huán)電路的可編程邏輯裝置。
33.如權(quán)利要求32的印刷電路板進(jìn)一步包含一個(gè)與可編程邏輯裝置耦合的處理電路。
34.如權(quán)利要求33的印刷電路板進(jìn)一步包含一個(gè)與處理電路和可編程邏輯裝置耦合的存儲(chǔ)器。
全文摘要
一種用于鎖定鎖相環(huán)的方法和裝置，其中該方法包括選擇一個(gè)相應(yīng)于一個(gè)VCO輸出頻率的頻率窗口，選擇相應(yīng)于該頻率窗口的一個(gè)控制電壓以及將該控制電壓提供給在隨后可將所選擇的控制電壓作為鎖相環(huán)的起始電壓的控制電壓電路。
文檔編號(hào)H03L7/099GK1551504SQ20041003527
公開日2004年12月1日 申請(qǐng)日期2004年4月3日 優(yōu)先權(quán)日2003年4月3日
發(fā)明者G·斯塔爾, G 斯塔爾 申請(qǐng)人:奧特拉股份有限公司