專利名稱：伽羅瓦域線性變換器的制作方法
技術領域：
本發(fā)明涉及一種伽羅瓦域線性變換器，尤其涉及能夠在一個單周期內(nèi)實現(xiàn)多周期變換的這樣一種伽羅瓦域線性變換器。
相關申請本發(fā)明要求2001年11月30日申請的臨時專利申請序號No.60/334,662的優(yōu)先權。
背景技術：
使用伽羅瓦域線性變換，用于糾錯和檢錯、通信、編碼和解碼及通用位處理的傳統(tǒng)的算術邏輯電路，可以用硬件或軟件實現(xiàn)。硬件實現(xiàn)的花費高，需要大量的芯片空間和能量，并且通常不可編程。軟件實現(xiàn)雖然避免了其中一些缺點，但是軟件實現(xiàn)具有其自身的缺點。比如，軟件實現(xiàn)可能需要許多按位進行處理的指令。因此，對于按位需要四個指令(周期)的實現(xiàn)來說，一個16位的輸入將消耗64個機器時間周期。更為現(xiàn)實的是，在典型的軟件實現(xiàn)里，每秒處理6百萬比特，按位使用4或5個指令(周期)，則需要24-30百萬個指令或周期。當在通常情況下使用多于一個電路，即4個或5個電路時，則需要的周期增加到120-150百萬。而對于使用發(fā)信機和接收機的系統(tǒng)來說，周期將會加倍增長。這是傳統(tǒng)處理機容量的基本部分。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種改良的伽羅瓦域線性變換器，使用多項式，比如用于位處理、糾錯和檢錯、通信、編碼和解碼、加密和解密、加擾和去擾以及循環(huán)冗余校驗。
本發(fā)明的另一目的是提供在單周期內(nèi)實現(xiàn)多周期伽羅瓦域線性變換的這樣一種改良的伽羅瓦域線性變換器。
本發(fā)明起于能夠用一個矩陣實現(xiàn)在單周期內(nèi)完成多比特、多周期變換的一種快速、有效、經(jīng)濟的伽羅瓦域線性變換器，該矩陣包含多個單元(cell)，每個單元包括一個“異或”門、輸出被連接到該“異或”門的一個“與”門和用于向其相關的“與”門提供輸入的一個可編程存儲裝置，用于設置矩陣以在單周期內(nèi)獲得多周期伽羅瓦域線性變換。
本發(fā)明的特征在于一個伽羅瓦域線性變換器，包括一個響應于一個或多個比特流里的多個輸入比特并具有用于提供那些比特的伽羅瓦域線性變換的多個輸出的矩陣。該矩陣包括多個單元，每個單元包括一個“異或”邏輯電路、輸出被連接到該“異或”邏輯電路并且輸入被連接到其中一個輸入比特的一個“與”邏輯電路，以及向其相關的“與”邏輯電路提供輸入的一個可編程存儲裝置，用于設置所述矩陣以在單周期內(nèi)獲得輸入的多周期伽羅瓦域線性變換。
在優(yōu)選的實施例中，除輸出被連接矩陣輸出的最后一個“異或”邏輯電路和輸入連接到零電平的第一個“異或”邏輯電路以外的每個“異或”邏輯電路可以使其輸出被連接到，下一個相繼的“異或”邏輯電路的輸入?？删幊檀鎯ρb置可以包括多個存儲單元，每一個可編程存儲單元用于啟動一個不同的伽羅瓦域線性變換。對矩陣的輸入可以包括代表伽羅瓦域線性輸出的先前狀態(tài)條件的狀態(tài)輸入，對于矩陣，狀態(tài)輸入可以從矩陣的伽羅瓦域線性輸出所代表的先前狀態(tài)條件反饋。
附圖簡述通過以下對優(yōu)選實施例的描述和附圖本領域的技術人員很容易想到其他目的、特征和優(yōu)點，其中

圖1是現(xiàn)有技術的多比特、多周期伽羅瓦域線性變換器的示意圖；圖2是圖1中的現(xiàn)有技術伽羅瓦域線性變換器的信號狀態(tài)示意圖；圖3是根據(jù)本發(fā)明的為在單周期內(nèi)實現(xiàn)如圖1和圖2所示的多周期變換的矩陣的概念圖；圖4是用于本發(fā)明矩陣中的單個“異或”單元的示意圖；圖5是根據(jù)本發(fā)明的一種矩陣實現(xiàn)方法的示意圖；圖6是根據(jù)本發(fā)明的與數(shù)字信號處理機相關的伽羅瓦域線性變換器示意圖；以及圖7是可用于本發(fā)明矩陣中的、不需要特定的“與”門就可以完成“與”功能的單元的一種可選實現(xiàn)方法。
具體實施例方式
圖1所示的、用于實現(xiàn)伽羅瓦域線性變換電路10的現(xiàn)有技術硬件布線電路，包括兩個存儲裝置觸發(fā)電路12和14以及兩個“異或”門16和18。在該特殊的現(xiàn)有技術的實現(xiàn)中，提供兩個比特流，至“異或”門16的x比特流輸入20，和作為“異或”門18的輸入提供的y比特流22。從觸發(fā)電路12的輸出，指定為A，向“異或”門18提供一個輸入。第二輸入是在輸入22上的y輸入，而第三輸入是觸發(fā)電路14的輸出B。觸發(fā)電路14的輸出B也向“異或”門16提供第二輸入。
在這個特例中在每個x和y輸入上接收到一組三個比特之后，電路10將決定觸發(fā)電路12和14的條件或輸出作為目標。因此，所關心的輸入是在輸入20上的x0、x1、x2和在y輸入線22上的輸入比特y0、y1和y2。通過用圖示的反饋環(huán)完成“異或”門16和18以及觸發(fā)電路12和14的操作，能夠顯示如圖2表中所示的輸出。在x和y輸入的初始狀態(tài)不存在的情況下，觸發(fā)電路16和18的輸出顯示為A和B。這就是觸發(fā)電路的初始狀態(tài)。該狀態(tài)可以為零或任意其他值或電平。
引入x0和y0之后，輸入自然顯示為x0和y0。觸發(fā)電路16的輸出顯示為x0+B，而觸發(fā)電路18的輸出顯示為y0+A+B。在輸入比特x1和y1后，按照環(huán)繞該電路的相同邏輯，觸發(fā)電路16的輸出為x1+y0+A+B，而觸發(fā)電路18的輸出為x0+y1+y0+A。最后，在引入第三比特x2和y2后，觸發(fā)電路16的輸出顯示為x2+x0+y1+y0+A，而觸發(fā)電路18的輸出顯示為x1+B+y2+x0+y1。
為了達到這一點，已花費了許多運行周期和大量的硬件。這也可能已在軟件里實現(xiàn)，在這種情況下，如背景技術中所說明的，每一個比特將需要4個甚至更多的指令或運行周期，并且，這正是如圖1和圖2所示的簡單情況。比如，如果使用更多的比特流，z、t、u、v...，每比特流將需要更多比特來達到此目標，比如，每比特流5比特，或8或64或128，圖1中的硬件尺寸和現(xiàn)有技術已授的軟件所需要的時間將會極為不利。
本發(fā)明起于用于完成伽羅瓦域線性變換的這種多周期操作能夠通過生成矩陣來避免，比如，圖3所示的矩陣，這個矩陣在僅一個周期內(nèi)可以立即預測輸出目標。如果矩陣能如圖3所示構造，那么在處理完雙比特流里的每三個比特之后，觸發(fā)電路12和14的最后輸出或條件能在單周期內(nèi)實現(xiàn)矩陣能夠在一個周期內(nèi)預測通常要在許多周期內(nèi)產(chǎn)生的輸出。
為了實現(xiàn)這個目標，矩陣只有多個輸入，包括A、B、x輸入x0-x2和y輸入y0-y2。為了向觸發(fā)電路16產(chǎn)生最終條件A0，僅需要連接輸入A、x0、x2、y0和y1以獲得如圖2表中所示的最終結果。同樣地，為了獲得如圖2所示的用于觸發(fā)電路18的最終結果B0，僅需要連接輸入B、x0、x1、y1和y2。
為了產(chǎn)生這樣的矩陣，必須構造單元，其中每個單元30(圖4)包括向“與”門34提供一個輸入的存儲裝置32，另一個輸入是比特輸入，比如，x0、x1、x2、y0、y1、y2、A或B。存儲裝置32的合理比特電平由比特輸入電平和線77上的寫信號或時鐘脈沖決定?！芭c”門34的輸出傳送給“異或”門36?！爱惢颉遍T的輸出進入一條線上的下一個“異或”門，而“異或”門36的另一個輸入來自一條線上的前一個“異或”門。一行上的最后一個“異或”門的輸出實際上組成矩陣的輸出，并且，將第一個“異或”門的輸入連接到零電位上；因此這里不存在前一個“異或”門。
存儲裝置32可以是一個單存儲裝置，存儲一個傳送給“與”門34的比特，以使其對伽羅瓦域線性變換所期望的最終輸出起作用?？蛇x擇地，存儲裝置32可以包括多個如在32′和32″中以幻像(phantom)顯示的存儲單元，或者僅包括一個其中有多個不同比特的寄存器，根據(jù)運行模式和在“異或”門36中所期望引起的行為，能夠有選擇性地傳送給“與”門34。
圖5所示的是使用多個單元30的矩陣的全部實現(xiàn)過程。但是，在進行說明前，應當理解，盡管圖3所示和圖5實現(xiàn)的矩陣有特定的結構，但這并不是對本發(fā)明的必要限定。比如，在圖3和圖5的矩陣中，提供A和B的初始狀態(tài)作為輸入。但是，并非一直必須這樣。比如，如果它們?yōu)榱憔筒槐匦枰斎?。這些輸入能夠用于其他用途。另外，在一些應用中，期望作為輸入提供A值和B值，并通過從來自于如圖3以幻像所示的輸出的簡單反饋提供A值和B值。另外，不需要每個所提供服務的比特流都是兩個均為三比特的比特流?？梢允且粋€有或少或多比特的比特流，或者是除x和y以外的多個比特流，在每個要處理的集合中每個比特流都有或多或少比特。
根據(jù)本發(fā)明的圖3矩陣的實現(xiàn)如圖5所示，其采用多個如圖4所示的“異或”單元30。
在圖5所示的這個特定的實現(xiàn)過程中，矩陣包括16個單元以處理8個輸入A、B、x0、x1、x2、y0、y1、y2，并提供兩個輸出A0和B0。第一行的每一個單元40、42、44、46、48、50、52和54，接收輸入A、B、x0、x1、x2、y0、y1、y2，并提供輸出A0，而第二行的每一個單元56、58、60、62、64、66、68和70響應同樣的輸入以提供第二個輸出B0。
最初，線72上的寫信號或時鐘脈沖使得第一行中每個單元里的每個存儲裝置32向其相關的“與”門34提供合適的比特電平1或者0以設置“異或”門36，這樣它就能在一個周期內(nèi)預測該裝置的最終目標。同樣，對于第二行單元56、58、60、62、64、66、68、70，時鐘74上的寫信號使得在每個單元中的存儲裝置32向其相關的“異或”門提供所示的比特電平，以使其在一個周期內(nèi)立即預測B0的最終輸出?？梢垣@得其他時鐘信號，比如，76和78，用于向其他存儲裝置或寄存器中的階段提供寫信號。
為了對矩陣編程用于其他的運行模式，除了輸出構成矩陣的輸出的最后一個單元和前面沒有單元且具有前述的0電平作為其輸入的第一個單元以外的每行里的每個單元提供其輸出，作為下一個單元的輸入。代表裝置當前狀態(tài)的輸出A0和B0能夠饋入作為A和B，或者如果系統(tǒng)在不合適的模式使用，比如，A和B具有0值，這些輸入可能會被忽視或者用于其他輸入，如x3、y4。
還應當理解，條件重復也就是，對于下一個三比特x3、x4、x5和y3、y4、y5，以及接下來的集合x6、x7、x8和y6、y7、y8等等將獲得同樣的輸出。因此，本發(fā)明的矩陣重復性地完成同樣的任務，并且，不管存在一個比特流、兩個比特流或者許多比特流，不管進行處理的比特集包括這里所示的僅3比特或者4比特、10比特、64比特、128比特、417或者其他數(shù)目的比特。
雖然圖4和圖5里的每個單元的實現(xiàn)過程使用特定“異或”門和帶有觸發(fā)電路的“與”門，本發(fā)明對此不做限制。比如，該觸發(fā)電路能夠使用任何一種可編程存儲裝置來實現(xiàn)。并且，只要是運行在像“異或”門和“與”門的布爾意義上的邏輯電路，“與”門和“異或”門不必以同樣的方法實現(xiàn)。比如，圖7中，存儲裝置32b用“異或”門36b和2∶1多路復用器電路34b。如果線110上的控制信號為0而不是輸入112從前一個單元，線114，到下一個單元，線116，并且，禁止在線114上輸入。如果，線110上的信號而不是線112上的信號被禁止，并且，在線114上的信號被通過則多路復用器電路34b每次僅能通過兩個信號中的一個信號。因此，由多路復用器電路34b實現(xiàn)的“與”邏輯電路依然能夠完成布爾“與”功能。
伽羅瓦域線性變換器28作為可編程邏輯裝置中的功能單元被實現(xiàn)，可編程邏輯裝置如圖6中的數(shù)字信號處理器(DSP)100，或者作為集成電路實現(xiàn)的通用微處理器。這個功能單元由在總線102和103上提供該單元適當操作數(shù)的特殊處理機指令所操作。使用芯片上的數(shù)據(jù)寄存器104，以伽羅瓦域線性變換器28作為算術單元106自身的一部分來運行的形式來處理往返該單元的數(shù)據(jù)流。伽羅瓦域線性變換器28和算術單元106的合并允許提供更通用的功能，其中伽羅瓦域線性變換能夠在其他傳統(tǒng)運算中實現(xiàn)，使得能使用大范圍不同的算法實現(xiàn)。許多不同類型的結構和可編程邏輯裝置可以從本發(fā)明的使用中受益。更具體地，根據(jù)本發(fā)明的單元可以選擇性地作為自定義邏輯電路或協(xié)處理器或?qū)Ｓ米酉到y(tǒng)來實現(xiàn)。
盡管本發(fā)明的特定特征在一些附圖中示出，而在其他圖中沒有示出，這只是為了方便起見，因為每種特征可以與根據(jù)本發(fā)明的任何或其他特征組合。這里使用的“包括”、“包含”、“具有”和“帶有”將廣義地和全面地譯出，并不受任何物理相互連接的限制。而且，在該申請文本中所公開的任何實施例不能作為僅有可能的實施例。
本領域的技術人員很容易想到其他實施例，這些實施例包含在以下權利要求書中。
權利要求
1.一種伽羅瓦線性變換器包括一個矩陣，其響應于一個或更多比特流中的多個輸入比特并有多個用于提供那些比特的伽羅瓦線性變換的輸出；所述的矩陣包括多個單元，每個單元包括一個“異或”邏輯電路、一個輸出被連接到所述“異或”邏輯電路而輸入被連接到所述輸入比特中的一個比特的“與”邏輯電路，以及一個用于向其相關的“與”邏輯電路提供一個輸入的可編程存儲裝置，用于設置所述矩陣以在一個單周期內(nèi)獲得所述輸入的一個多周期伽羅瓦線性變換。
2.根據(jù)權利要求1的伽羅瓦線性變換器，其中除輸出被連接到所述矩陣的輸出的最后一個“異或”邏輯電路和輸入被連接到零電平的第一個“異或”邏輯電路以外的每一個所述“異或”門的輸出被連接到下一個相繼的“異或”邏輯電路的輸入。
3.根據(jù)權利要求1的伽羅瓦線性變換器，其中所述可編程存儲裝置包括多個存儲單元，每個存儲單元被編程用于實現(xiàn)不同的伽羅瓦線性變換。
4.根據(jù)權利要求1的伽羅瓦線性變換器，其中對所述矩陣的所述輸入包括代表所述矩陣的所述伽羅瓦域線性輸出的先前狀態(tài)條件的狀態(tài)輸入。
5.根據(jù)權利要求4的所述伽羅瓦線性變換器，其中對所述矩陣的所述輸入包括從由所述矩陣的所述伽羅瓦域線性輸出所代表的先前狀態(tài)條件反饋的狀態(tài)輸入。
全文摘要
一種伽羅瓦線性變換器(28)，包括一個矩陣，其響應于一個或更多比特流中的多個輸入比特并有多個用于提供那些比特的伽羅瓦線性變換的輸出；該矩陣包括多個單元(40、42、…70)，每個單元包括一個“異或”邏輯電路(36)、一個輸出被連接到“異或”邏輯電路并且輸入被連接到所述輸入比特中的一個比特的“與”邏輯電路(34)，以及一個用于向其相關的“與”邏輯電路提供一個輸入的可編程存儲裝置(32)，用于設置所述矩陣，以在一個單周期內(nèi)獲得該輸入的一個多周期伽羅瓦線性變換。
文檔編號H03M13/01GK1571953SQ02820843
公開日2005年1月26日 申請日期2002年11月14日 優(yōu)先權日2001年11月30日
發(fā)明者約瑟夫·斯坦, 海姆·普里莫, 喬舒亞·A·卡布羅特斯基 申請人:阿納洛格裝置公司