專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及構(gòu)成向其它的半導(dǎo)體集成電路輸出信號的差分型的輸出電路的半導(dǎo)體集成電路。
背景技術(shù)：
圖1示出現(xiàn)有技術(shù)的差分輸出電路。差分輸出電路具備n溝道型MOS晶體管(以下，稱為nMOS晶體管)M1、M3；p溝道型MOS晶體管(以下，稱為pMOS晶體管)M2、M4；恒流源J1、J2；以及驅(qū)動器IN1、IN2、BU1、BU2。驅(qū)動器IN1、IN2、BU1、BU2接受共同的輸入信號X，分別生成應(yīng)供給MOS晶體管M1～M4的柵電極的控制信號A1、A2、B1、B2。在輸入信號X為低電平(以下，稱為L電平)時，晶體管M1、M4導(dǎo)通，晶體管M2、M3關(guān)斷。在輸入信號X為高電平(以下，稱為H電平)時，相反，晶體管M1、M4關(guān)斷，晶體管M2、M3導(dǎo)通。于是，分別從節(jié)點N1、N2輸出互為反相的邏輯信號Y1、Y2。
輸出信號Y1、Y2分別經(jīng)傳送路徑1、2傳送給另外的半導(dǎo)體芯片的電路。電阻R連接在節(jié)點N1、N2之間，具有對于傳送路徑1、2的終端電阻的功能。
驅(qū)動器IN1、IN2分別是輸出輸入信號X的反轉(zhuǎn)邏輯的1個CMOS倒相電路。驅(qū)動器BU1、BU2由串聯(lián)連接的2個CMOS倒相電路構(gòu)成，是輸出與輸入信號X相同的邏輯的緩沖電路。
在圖2中示出表示控制信號A1、A2、B1、B2和輸出信號Y1、Y2各自的波形的波形圖。伴隨輸入信號X的從L電平至H電平的變化，假定驅(qū)動器IN1、IN2在時刻s1處從H電平變化為L電平。在驅(qū)動器BU1、BU2和驅(qū)動器IN1、IN2的結(jié)構(gòu)方面，如圖2中所示，信號B1、B2在比時刻s1晚的時刻s2處從L電平變化為H電平。
響應(yīng)于時刻s1的信號A1、A2的電平變化，MOS晶體管M1從導(dǎo)通狀態(tài)變化為關(guān)斷狀態(tài)，MOS晶體管M2從關(guān)斷狀態(tài)變化為導(dǎo)通狀態(tài)，節(jié)點N1的電壓從L電平上升。另一方面，在成為時刻s2之前，因為MOS晶體管M3維持原有的關(guān)斷狀態(tài)且MOS晶體管M4維持原有的導(dǎo)通狀態(tài)，故伴隨節(jié)點N1的電壓上升，節(jié)點N2的電壓經(jīng)電阻R也上升。其后，響應(yīng)于時刻s2的信號B1、B2的電平變化，MOS晶體管M3、M4分別變化為導(dǎo)通狀態(tài)、關(guān)斷狀態(tài)，節(jié)點N2的電壓下降。伴隨于此，節(jié)點N1的電壓經(jīng)電阻R在一瞬間下降，但被MOS晶體管N2驅(qū)動而再次上升。
此外，伴隨輸入信號X的從H電平向L電平的變化，在信號A1、A2在時刻s3處從L電平變化為H電平時，信號B1、B2在比時刻s3晚的時刻s4處處從H電平變化為L電平。響應(yīng)于時刻s3的信號A1、A2的電平變化，MOS晶體管M1從關(guān)斷狀態(tài)變化為導(dǎo)通狀態(tài)，MOS晶體管M2從導(dǎo)通狀態(tài)變化為關(guān)斷狀態(tài)，節(jié)點N1的電壓從H電平下降。另一方面，在成為時刻s4之前，因為MOS晶體管M3維持原有的導(dǎo)通狀態(tài)且MOS晶體管M4維持原有的關(guān)斷狀態(tài)，故伴隨節(jié)點N1的電壓下降，節(jié)點N2的電壓經(jīng)電阻R也下降。其后，響應(yīng)于時刻s4的信號B1、B2的電平變化，MOS晶體管M3、M4分別變化為關(guān)斷狀態(tài)、導(dǎo)通狀態(tài)，節(jié)點N2的電壓上升。伴隨于此，節(jié)點N1的電壓經(jīng)電阻R在一瞬間上升，但被MOS晶體管N1驅(qū)動而再次下降。

發(fā)明內(nèi)容這樣，以對于輸入信號X的信號B1、B2的響應(yīng)比信號A1、A2的響應(yīng)晚的方式來生成控制信號A1、A2、B1、B2。其結(jié)果是，如果輸入信號X的邏輯電平發(fā)生變化，則如圖2中所示，在輸出信號Y2中產(chǎn)生瞬間地超過H電平的電壓的上沖(overshoot)和瞬間地比L電平的電壓低的下沖(undershoot)。此外，在輸出信號Y1中也產(chǎn)生瞬間地使波形下降的部分D1和瞬間地使波形上升的部分D2。引起這些波形的紊亂的原因是，伴隨輸入信號X的電平變化，產(chǎn)生與MOS晶體管M3、M4一起導(dǎo)通的同時、MOS晶體管M1、M2一起關(guān)斷的期間或與MOS晶體管M1、M2一起導(dǎo)通的同時、MOS晶體管M3、M4一起關(guān)斷的期間。
這樣的輸出信號Y1、Y2的輸出波形的紊亂不單是表觀方面的問題，而且從信號傳送性的觀點來看也成問題。譬如說，如果存在終端電阻R，則信號Y1、Y2在傳送路徑1、2的終端以某種程度被反射。該波形的紊亂部分的反射使輸出信號Y1、Y2的波形進(jìn)一步紊亂，其結(jié)果是，存在不能將正確的波形的信號傳送給傳送目的地的可能性。此外，如果存在與傳送路徑1、2鄰接的其它的傳送路徑，則也成為因與鄰接于傳送路徑1、2的傳送路徑之間的布線電容的緣故、該波形的紊亂在其鄰接的其它的傳送路徑中產(chǎn)生噪聲的所謂的交擾噪聲的原因。
因而，本發(fā)明的目的在于提供在根據(jù)輸入的信號使輸出信號的邏輯電平改變時可抑制該輸出信號的波形的紊亂的半導(dǎo)體集成電路。
本發(fā)明的半導(dǎo)體集成電路具備第1導(dǎo)電型的第1MOS晶體管，具有連接到第1節(jié)點上的漏端子；與第1導(dǎo)電型不同的第2導(dǎo)電型的第2MOS晶體管，具有連接到第1節(jié)點上的漏端子；第1導(dǎo)電型的第3MOS晶體管，具有連接到第2節(jié)點上的漏端子和連接到第1MOS晶體管的源端子上的源端子；第2導(dǎo)電型的第4MOS晶體管，具有連接到第2節(jié)點上的漏端子和連接到第2MOS晶體管的源端子上的源端子；以及驅(qū)動電路，生成其邏輯電平伴隨輸入信號的邏輯電平的變化而變化的第1至第4控制信號，分別供給第1至第4MOS晶體管的柵端子。
這里，第1控制信號響應(yīng)于輸入信號的從高電平向低電平的第1電平變化，在第1時刻處開始從低電平向高電平變化，響應(yīng)于輸入信號的從低電平向高電平的第2電平變化，在第2時刻處開始從高電平向低電平變化。第2控制信號響應(yīng)于輸入信號的第1電平變化，在比第1時刻晚的第3時刻處開始從低電平向高電平變化，響應(yīng)于輸入信號的上述第2電平變化，在比第2時刻早的第4時刻處開始從高電平向低電平變化。
第3控制信號響應(yīng)于輸入信號的第1電平變化，在第5時刻處開始從高電平向低電平變化，響應(yīng)于輸入信號的第2電平變化，在第6時刻處開始從低電平向高電平變化。還有，第4控制信號響應(yīng)于輸入信號的上述第1電平變化，在比第5時刻早的第7時刻處開始從高電平向低電平變化，響應(yīng)于輸入信號的上述第2電平變化，在比第6時刻晚的第8時刻處開始從低電平向高電平變化。
而且，通過使第1時刻和第2時刻之間的期間的至少一部分與第5時刻和第6時刻之間的期間的至少一部分重復(fù)，使第3時刻和第4時刻之間的期間的至少一部分與第7時刻和第8時刻之間的期間的至少一部分重復(fù)，伴隨輸入信號的邏輯電平變化，第1至第4控制信號可使第1至第4 MOS晶體管全部導(dǎo)通或全部關(guān)斷的期間產(chǎn)生。這一點可起到下述的作用即使經(jīng)電阻元件等的阻抗來連接第1和第2節(jié)點之間，也可抑制從第1和第2節(jié)點輸出的信號的上沖和下沖等。
最好使第1、第2、第3和第4時刻分別與第7、第8、第5和第6時刻大體一致。例如在第1和第4MOS晶體管導(dǎo)通、第2和第3MOS晶體管關(guān)斷時，伴隨輸入信號的電平變化，第2和第3MOS晶體管可同時變化為導(dǎo)通或第1和第4MOS晶體管可同時變化為關(guān)斷，可進(jìn)一步抑制從第1和第2節(jié)點輸出的信號的波形的紊亂。
特別是，如果將第1和第2MOS晶體管定為n溝道型MOS晶體管，將第3和第4MOS晶體管定為p溝道型MOS晶體管，則可得到第1至第4MOS晶體管同時導(dǎo)通的期間。換言之，因為在第1和第2節(jié)點上不形成浮置狀態(tài)，故可抑制因外部的原因引起的噪聲的發(fā)生。
具體地說，驅(qū)動電路分別至少具備下述1個電路第1邏輯電路，由第1延遲電路和NAND(“與非”)邏輯門構(gòu)成，其中，上述第1延遲電路的輸入端連接到其電壓隨上述輸入信號的電壓變化而變化的節(jié)點上，上述第1延遲電路使其輸入端的電壓的變化延遲后輸出，上述NAND邏輯門的第1輸入端連接到上述第1延遲電路的輸入端上，第2輸入端連接到上述第1延遲電路的輸出端上，輸出NAND邏輯；以及第2邏輯電路，由第2延遲電路和NOR(“或非”)邏輯門構(gòu)成，其中，上述第2延遲電路的輸入端連接到其電壓隨上述輸入信號的電壓變化而變化的節(jié)點上，上述第2延遲電路使其輸入端的電壓的變化延遲后輸出，上述NOR邏輯門的第1輸入端連接到上述第2延遲電路的輸入端上，第2輸入端連接到上述第2延遲電路的輸出端上，輸出NOR邏輯。根據(jù)從該至少1個第1邏輯電路輸出的NAND邏輯和從至少1個第2邏輯電路輸出的NOR邏輯，生成第1至第4控制信號。
較為理想的是，驅(qū)動電路中設(shè)置2個第1邏輯電路和第2邏輯電路，這樣來構(gòu)成接受輸入信號并輸出其反轉(zhuǎn)信號的倒相電路的輸出端連接到一方的第1邏輯電路的第1延遲電路的輸入端和一方的第2邏輯電路的第2延遲電路上，接受上述輸入信號并輸出的傳輸門連接到另一方的第1邏輯電路的第1延遲電路的輸入端和另一方的第2邏輯電路的第2延遲電路上。


圖1是示出現(xiàn)有技術(shù)的差分輸出電路的電路結(jié)構(gòu)圖。
圖2是說明圖1的電路的工作用的信號波形圖。
圖3是示出本發(fā)明的實施例1的半導(dǎo)體集成電路(差分輸出電路)的電路結(jié)構(gòu)圖。
圖4是示出圖3中驅(qū)動電路12的電路結(jié)構(gòu)圖。
圖5是說明驅(qū)動電路12的工作用的信號波形圖。
圖6是說明圖1的差分輸出電路的工作用的信號波形圖。
圖7是示出本發(fā)明的實施例2的驅(qū)動電路40的電路結(jié)構(gòu)圖。
具體實施例方式
圖3示出作為本發(fā)明的一個實施例的半導(dǎo)體集成電路10的結(jié)構(gòu)。在單一半導(dǎo)體芯片上形成的半導(dǎo)體集成電路10是分別從節(jié)點N1、N2輸出具有互為反相的邏輯電平的2個邏輯信號、經(jīng)傳送路徑1、2傳送給另外的半導(dǎo)體芯片的電路的差分輸出電路。半導(dǎo)體集成電路10具備nMOS晶體管MA1、MB1；pMOS晶體管MA2、MB2；恒流源M5、M6；及電阻元件R。
nMOS晶體管MA1具有連接到節(jié)點N3上的源端子和連接到節(jié)點N1上的漏端子。nMOS晶體管MB1具有連接到節(jié)點N3上的源端子和連接到節(jié)點N2上的漏端子。pMOS晶體管MA2具有連接到節(jié)點N4上的源端子和連接到節(jié)點N1上的漏端子。pMOS晶體管MB2具有連接到節(jié)點N4上的源端子和連接到節(jié)點N2上的漏端子。
恒流源M5由具有接受電源電壓VDD的源端子、連接到節(jié)點N4上的漏端子和接受規(guī)定的偏置電壓的柵端子的pMOS晶體管構(gòu)成，對節(jié)點N4供給恒定電流。恒流源M6由具有接受接地電壓GND(＝0V)的源端子、連接到節(jié)點N3上的漏端子和接受規(guī)定的偏置電壓的柵端子的nMOS晶體管構(gòu)成，對節(jié)點N3供給恒定電流。恒流源M5、M6調(diào)節(jié)流過節(jié)點N3、N4間的電流的量，有助于降低功耗。也可只設(shè)置恒流源M5、M6的某一方，對未設(shè)置恒流源的節(jié)點N3、N4的一方直接供給電源電壓或接地電位。
電阻元件R作為傳送路徑1、2的終端電阻，連接在節(jié)點N1與節(jié)點N2之間。再有，也可在芯片的外部設(shè)置電阻元件R。
半導(dǎo)體集成電路10具備按照輸入信號X生成分別對MOS晶體管MA1、MA2、MB1、MB2的柵端子供給控制信號A1、A2、B1、B2的驅(qū)動電路12。在驅(qū)動電路12中，隨著輸入信號X的從H電平向L電平的變化，控制信號A1、A2的邏輯電平從L電平向H電平變化，另一方面，控制信號B1、B2的邏輯電平從H電平向L電平變化。相反，隨著輸入信號X的從L電平向H電平的變化，控制信號A1、A2的邏輯電平從H電平向L電平變化，另一方面，控制信號B1、B2的邏輯電平從L電平向H電平變化。在此，H電平相當(dāng)于電源電壓VDD，L電平相當(dāng)于接地電壓GND(以下也相同)。
在本實施例中，伴隨輸入信號X的從H電平向L電平和從L電平向H電平的各自的變化，利用驅(qū)動電路12調(diào)整了控制信號A1、A2、B1、B2的的邏輯電平的變化時序，以便產(chǎn)生MOS晶體管MA1、MA2、MB1、MB2全部為導(dǎo)通的期間。
圖4是驅(qū)動電路12的電路結(jié)構(gòu)圖。驅(qū)動電路12具備邏輯電路21～24、傳輸門15和CMOS倒相器16。
倒相器16由在源端子上接受電源電壓VDD、在漏端子上連接節(jié)點N6、在柵端子上接受節(jié)點N7上的輸入信號X的pMOS晶體管和在源端子上接受接地電壓GND、在漏端子上連接節(jié)點N6、在柵端子上接受節(jié)點N7上的輸入信號X的nMOS晶體管構(gòu)成，對節(jié)點N6輸出反轉(zhuǎn)了輸入信號X的邏輯的信號。傳輸門15由在柵端子上接受電源電壓VDD常時地導(dǎo)通的nMOS晶體管和在柵端子上接受接地電壓GND常時地導(dǎo)通的pMOS晶體管構(gòu)成，該nMOS晶體管和pMOS晶體管并列地連接在節(jié)點N5、N7間。傳輸門15接受輸入信號X，對節(jié)點N5輸出原有的邏輯電平。但是，相對于輸入信號X中的邏輯電平的變化，延遲地產(chǎn)生節(jié)點N5的邏輯電平的變化。
邏輯電路21是按照節(jié)點N5的信號來輸出控制信號A1的電路，具體地說，由使節(jié)點N5的信號延遲的延遲電路30和輸出節(jié)點N5的信號與延遲電路30輸出的信號的NAND(“與非”)邏輯的NAND邏輯門31構(gòu)成。邏輯電路22是按照節(jié)點N5的信號來輸出控制信號A2的電路，具體地說，由使節(jié)點N5的信號延遲的延遲電路32和輸出節(jié)點N5的信號與延遲電路32輸出的信號的NOR(“或非”)邏輯的NOR邏輯門33構(gòu)成。
邏輯電路23是按照節(jié)點N6的信號來輸出控制信號B1的電路，其電路結(jié)構(gòu)與邏輯電路21的電路結(jié)構(gòu)相同。具體地說，邏輯電路23由使節(jié)點N6的信號延遲的延遲電路34和輸出節(jié)點N6的信號與延遲電路34輸出的信號的NAND邏輯的NAND邏輯門35構(gòu)成。
邏輯電路24是按照節(jié)點N6的信號來輸出控制信號B2的電路，其電路結(jié)構(gòu)與邏輯電路22的電路結(jié)構(gòu)相同。具體地說，邏輯電路24由使節(jié)點N6的信號延遲的延遲電路36和輸出節(jié)點N6的信號與延遲電路36輸出的信號的NOR邏輯的NOR邏輯門37構(gòu)成。
延遲電路30、32、34、36的各自的電路結(jié)構(gòu)相同，是將與倒相器16為同一的偶數(shù)個CMOS倒相器(在圖中，是2個)進(jìn)行了級聯(lián)連接的電路。因而，倒相器的級數(shù)越多，各延遲電路的延遲時間就越長。
此外，為了設(shè)計上的方便，也可將輸入端連接到邏輯門31、33、35、37的各自的輸出端上并連接對各邏輯門的輸出信號進(jìn)行緩沖的緩沖電路、將該緩沖電路的輸出分別作為控制信號A1、A2、B1、B2。
圖5是示出了對于輸入信號X的節(jié)點N5、N6的信號、控制信號A1、A2、B1、B2的波形的時序圖。在此，假定在時刻t0處從H電平變化為L電平、在時刻t4處從L電平變化為H電平的輸入信號X。
響應(yīng)于輸入信號X的從H電平向L電平的變化，節(jié)點N6上的信號因倒相器16而從L電平變化為H電平。由于倒相器16的響應(yīng)延遲，節(jié)點N6的信號在時刻t1(＞t0)處從L電平開始變化為H電平。另一方面，節(jié)點N5上呈現(xiàn)因傳輸門15而使輸入信號X延遲的信號。
這樣來構(gòu)成傳輸門15，使得因傳輸門15引起的信號延遲大體與倒相器16的響應(yīng)延遲相等，節(jié)點N5的信號在時刻t1處從H電平開始向L電平變化。
在時刻t1之前，控制信號A1、A2顯示了L電平，控制信號B1、B2顯示了H電平，但響應(yīng)于在節(jié)點N5上的從H電平向L電平的變化，NAND邏輯門31使控制信號A1從L電平變化為H電平，但由于NAND邏輯門31的響應(yīng)延遲，在時刻t2(＞t1)處開始該電平變化。另一方面，因為延遲電路32使節(jié)點N5中的信號的從H電平向L電平的變化延遲后供給NOR邏輯門33，故在時刻t2處控制信號A2為原有的L電平。
此外，響應(yīng)于在節(jié)點N6上的從L電平向H電平的變化，由于NOR邏輯門37的緣故，控制信號B2從H電平變化為L電平，但由于NOR邏輯門37的響應(yīng)延遲，在時刻t2處開始該電平變化。另一方面，由于延遲電路34使節(jié)點N6上的信號的從L電平向H電平的變化延遲后供給NAND邏輯門35，故在時刻t2處控制信號B1為原有的H電平。
而且，如果延遲電路32、34分別將節(jié)點N5、N6的電平變化供給NOR邏輯門33、NAND邏輯門35，則控制信號A2的邏輯電平從L電平向H電平變化，控制信號B1的邏輯電平從H電平向L電平變化。由于延遲電路32、34的信號延遲的緣故，該控制信號A2、B1的邏輯電平都在時刻t3(＞t2)處開始變化。時刻(t3-t2)相當(dāng)于因延遲電路32、34產(chǎn)生的延遲時間。
相反，響應(yīng)于時刻t4的輸入信號X的從L電平向H電平的變化，節(jié)點N6上的信號因倒相器16而從H電平變化為L電平，但由于倒相器16的響應(yīng)延遲，開始該電平變化的時刻是在時刻t5(＞時刻t4)處。另一方面，由于因傳輸門15引起的信號延遲，節(jié)點N5的信號在相同的時刻t5處開始從L電平向H電平變化。
在時刻t5之前，控制信號A1、A2為H電平，控制信號B1、B2為L電平。響應(yīng)于在節(jié)點N5上的從L電平向H電平的變化，NOR邏輯門33使控制信號A2從H電平變化為L電平，但由于NOR邏輯門33的響應(yīng)延遲，在時刻t6(＞時刻t5)處開始該電平變化。另一方面，由于延遲電路30使節(jié)點N5上的從L電平向H電平的變化延遲后供給NAND邏輯門31，故在時刻t6處控制信號A1為原有的H電平。
此外，響應(yīng)于在節(jié)點N6上的從H電平向L電平的變化，NAND邏輯門35使控制信號B1從L電平變化為H電平，但由于NAND邏輯門35的響應(yīng)延遲，在時刻t6處開始該電平變化。另一方面，由于延遲電路36使節(jié)點N6上的從H電平向L電平的變化延遲后供給NOR邏輯門37，故在時刻t6處控制信號B2為原有的H電平。
而且，如果延遲電路30、36分別將節(jié)點N5、N6的電平變化供給NAND邏輯門31、NOR邏輯門37，則控制信號A1的邏輯電平從H電平向L電平變化，控制信號B2的邏輯電平從L電平向H電平變化。由于延遲電路30、36的信號延遲的緣故，該控制信號A1、B2的邏輯電平都在時刻t7(＞t6)處開始變化。時間(t7-t6)相當(dāng)于因延遲電路32、34產(chǎn)生的延遲時間，與(t3-t2)為相同的長度。
圖6是示出圖1中的MOS晶體管MA1、MA2、MB1、MB2的各自的導(dǎo)通、關(guān)斷的轉(zhuǎn)移和輸出信號Y1、Y2的波形的時序圖。
在控制信號A1、A2為L電平、控制信號B1、B2為H電平時，MOS晶體管MA1、MB2為關(guān)斷狀態(tài)，MOS晶體管MA2、MB1為導(dǎo)通狀態(tài)。此時，輸出信號Y1為H電平，輸出信號Y2為L電平。
如圖5中已說明的那樣，利用驅(qū)動電路12，在時刻t2處控制信號A1開始從L電平向H電平變化，與此同時，控制信號B2從H電平向L電平變化。然后，在比時刻t2晚的時刻t3處，控制信號A2開始從L電平向H電平變化，與此同時，控制信號B1從H電平向L電平變化。響應(yīng)于控制信號A1、B2，在時刻t10(＞t2)處，MOS晶體管MA1、MB2同時從關(guān)斷狀態(tài)切換為導(dǎo)通狀態(tài)。時刻t10相當(dāng)于MOS晶體管MA1的柵端子的電壓成為比接地電壓高出一個閾值電壓的時刻、而且相當(dāng)于MOS晶體管MB2的柵端子的電壓成為比電源電壓低了一個閾值電壓的時刻。
雖然MOS晶體管MA2、MB1為原有的導(dǎo)通狀態(tài)，但在時刻t10處，已導(dǎo)通的MOS晶體管MA1使節(jié)點N1的電壓從H電平下降，與此同時，已導(dǎo)通的MOS晶體管MB2使節(jié)點N2的電壓從L電平上升。
響應(yīng)于控制信號A2、B1，在時刻t11(＞t3＞t10)處，MOS晶體管MA2、MB1同時從導(dǎo)通狀態(tài)切換為關(guān)斷狀態(tài)。時刻t11相當(dāng)于MOS晶體管MA2的柵端子的電壓成為比電源電壓低了一個閾值電壓的時刻、而且相當(dāng)于MOS晶體管MB1的柵端子的電壓成為比接地電壓高出一個閾值電壓的時刻。利用MOS晶體管MA2、MB1的關(guān)斷，已導(dǎo)通的MOS晶體管MA1使節(jié)點N1的電壓下降到L電平，與此同時，已導(dǎo)通的MOS晶體管MB2使節(jié)點N2的電壓上升到H電平。
在輸入信號的從H電平向L電平的變化中，在時刻t10處，由于MOS晶體管MA1、MA2、MB1、MB2全部導(dǎo)通，故即使節(jié)點N2的電位上升，也不會經(jīng)電阻R使節(jié)點N1的電位從H電平進(jìn)一步上升，相反，即使節(jié)點N1的電位下降，也不會經(jīng)電阻R使節(jié)點N2的電位從L電平進(jìn)一步下降。
因而，按照輸入信號X從H電平向L電平的變化，輸出信號Y1從H電平向L電平變化而不產(chǎn)生上沖，輸出信號Y2從L電平向H電平變化而不產(chǎn)生下沖。于是，可抑制輸出信號Y1、Y2的信號波形的紊亂。
其次，在時刻t6處控制信號A2開始從H電平向L電平變化，與此同時，控制信號B1從L電平向H電平變化。在比時刻t6晚的時刻t7處，控制信號A1開始從H電平向L電平變化，與此同時，控制信號B2從L電平向H電平變化。響應(yīng)于控制信號A2、B1，在時刻t12(＞t6)處，MOS晶體管MA2、MB1同時從關(guān)斷狀態(tài)切換為導(dǎo)通狀態(tài)。時刻t12相當(dāng)于MOS晶體管MA2的柵端子的電壓成為比接地電壓高出一個閾值電壓的時刻、而且相當(dāng)于MOS晶體管MB1的柵端子的電壓成為比電源電壓低了一個閾值電壓的時刻。
雖然MOS晶體管MA1、MB2為原有的導(dǎo)通狀態(tài)，但在時刻t12處，已導(dǎo)通的MOS晶體管MA2使節(jié)點N1的電壓從L電平上升，與此同時，已導(dǎo)通的MOS晶體管MB1使節(jié)點N2的電壓從H電平下降。
響應(yīng)于控制信號A1、B2，在時刻t13(＞t7＞t12)處，MOS晶體管MA1、MB2同時從導(dǎo)通狀態(tài)切換為關(guān)斷狀態(tài)。時刻t13相當(dāng)于MOS晶體管相當(dāng)于MB2的柵端子的電壓成為比電源電壓低了一個閾值電壓的時刻、而且相當(dāng)于MOS晶體管MA1的柵端子的電壓成為比接地電壓高出一個閾值電壓的時刻。利用MOS晶體管MA1、MB2的關(guān)斷，已導(dǎo)通的MOS晶體管MA2使節(jié)點N1的電壓上升到H電平，與此同時，已導(dǎo)通的MOS晶體管MB1使節(jié)點N2的電壓下降到L電平。
在輸入信號的從L電平向H電平的變化中，在時刻t12處，由于MOS晶體管MA1、MA2、MB1、MB2全部導(dǎo)通，故即使節(jié)點N2的電位下降，也不會經(jīng)電阻R使節(jié)點N1的電位從L電平進(jìn)一步下降，相反，即使節(jié)點N1的電位上升，也不會經(jīng)電阻R使節(jié)點N2的電位從H電平進(jìn)一步上升。
因而，按照輸入信號X的從L電平向H電平的變化，輸出信號Y1從L電平向H電平變化而不產(chǎn)生下沖，輸出信號Y2從H電平向L電平變化而不產(chǎn)生上沖。于是，可抑制輸出信號Y1、Y2的信號波形的紊亂。
如上所述，按照本實施例，這樣來生成控制信號A1、A2、B1、B2，使得MOS晶體管MA1、MA2、MB1、MB2伴隨信號X的電平變化而全部導(dǎo)通。這樣就起到下述的作用此時，不會產(chǎn)生只有MOS晶體管MA1、MB1導(dǎo)通或只有MOS晶體管MA2、MB2導(dǎo)通的期間，可抑制輸出信號Y1、Y2所產(chǎn)生的上沖和下沖?？杀苊庠诂F(xiàn)有技術(shù)中看到的上沖和下沖等的波形的紊亂。
再有，在本實施例中，也可變更為將圖4的邏輯電路21、22、23、24的輸出信號分別供給MOS晶體管MA2、MA1、MB2、MB1的柵端子。此時，即使對于信號X的從L電平向H電平的變化和從H電平向L電平的變化的任一變化，也產(chǎn)生MOS晶體管MA1、MA2、MB1、MB2全部關(guān)斷的期間。例如，假定MOS晶體管MA1、MB2導(dǎo)通，MOS晶體管MA2、MB1導(dǎo)通，節(jié)點N1、N2為L電平、H電平。如果輸入信號X的邏輯電平變化，則這4個MOS晶體管全部關(guān)斷。由此，不產(chǎn)生只有MOS晶體管MB1、MB2導(dǎo)通或只有MOS晶體管MA1、MA2導(dǎo)通的狀態(tài)，可避免在現(xiàn)有技術(shù)中看到的波形的紊亂。但是，如果MOS晶體管MA1、MA2、MB1、MB2全部導(dǎo)通，則使節(jié)點N1、N2為浮置狀態(tài)。此時，需要注意，存在因外部的原因而產(chǎn)生噪聲的可能性。
此外，最好使由傳輸門15產(chǎn)生的延遲與倒相器16的響應(yīng)延遲一致。但是，在不一致的情況下，控制信號A1、B2的電平變化的時序與控制信號A2、B1的電平變化的時序也分別不一致。但是，在保證以下的2點的情況下，由傳輸門15產(chǎn)生的延遲也可與倒相器16的響應(yīng)延遲不同(1)使從控制信號A1從L電平向H電平開始變化的時刻到控制信號A2從L電平向H電平開始變化的時刻為止的期間的一部分與從控制信號B2從H電平向L電平開始變化的時刻到控制信號B1從H電平向L電平開始變化的時刻為止的期間的一部分在時間上重復(fù)，(2)使從控制信號A2從H電平向L電平開始變化的時刻到控制信號A1從H電平向L電平開始變化的時刻為止的期間的一部分與從控制信號B1從L電平向H電平開始變化的時刻到控制信號B2從L電平向H電平開始變化的時刻為止的期間的一部分在時間上重復(fù)。
此時，伴隨輸入信號X的邏輯電平的變化，也產(chǎn)生MOS晶體管MA1、MA2、MB1、MB2同時導(dǎo)通的期間。可避免如現(xiàn)有技術(shù)那樣只有MOS晶體管MA1、MA2導(dǎo)通或只有MOS晶體管MB1、MB2導(dǎo)通的狀態(tài)。于是，與現(xiàn)有技術(shù)相比，可在某種程度上抑制輸出信號Y1、Y2上的上沖和下沖等，可改善輸出信號的波形的紊亂。
實施例2.
圖7示出了被用來代替圖3的驅(qū)動電路12的另外的驅(qū)動電路40的電路結(jié)構(gòu)。驅(qū)動電路40具備與圖4相同的邏輯電路21、22(但是，對節(jié)點N5供給輸入信號X)；傳輸門41，在其輸入端接受NAND邏輯門31的輸出的信號，從其輸出端輸出控制信號A1；傳輸門42，在其輸入端接受NOR邏輯門33的輸出的信號，從其輸出端輸出控制信號A2；CMOS倒相器44，在其輸入端接受NAND邏輯門31的輸出的信號，從其輸出端輸出控制信號B2；以及CMOS倒相器43，在其輸入端接受NOR邏輯門33的輸出的信號，從其輸出端輸出控制信號B1。
CMOS倒相器43、44的結(jié)構(gòu)與圖4的倒相器16的結(jié)構(gòu)相同，傳輸門41、42的結(jié)構(gòu)與圖4的傳輸門15的結(jié)構(gòu)相同。
驅(qū)動電路40與圖4的電路相同，響應(yīng)于輸入信號X的從H電平向L電平的變化，控制信號A1在第1時刻處從L電平變化為H電平，控制信號A2在比第1時刻晚的第2時刻處從L電平變化為H電平，控制信號B2在與第1時刻為相同的時刻的第3時刻處從H電平變化為L電平，控制信號B1在與第2時刻為相同的時刻、比第3時刻晚的第4時刻處從H電平變化為L電平。而且，第1時刻與第2時刻之間的期間和第3時刻與第4時刻之間的期間在時間上重復(fù)。
此外，響應(yīng)于輸入信號X的從L電平向H電平的變化，控制信號A2在第5時刻處從H電平變化為L電平，控制信號A1在比第5時刻晚的第6時刻處從H電平變化為L電平，控制信號B1在與第5時刻為相同的時刻的第7時刻處從L電平變化為H電平，控制信號B2在與第6時刻為相同的時刻、比第7時刻晚的第8時刻處從L電平變化為H電平。而且，第5時刻與第6時刻之間的期間和第7時刻與第8時刻之間的期間在時間上重復(fù)。
此外，為了設(shè)計上的方便，也可將輸入端連接到傳輸門41、42、倒相器43、44的各自的輸出端上并連接對各門、倒相器輸出的信號進(jìn)行緩沖的緩沖電路、將該緩沖電路的輸出分別作為控制信號A1、A2、B1、B2。
驅(qū)動電路40與實施例1相同，即使輸入信號X的邏輯電平變化，輸出信號Y1、Y2也不會引起上沖和下沖。此外，驅(qū)動電路40用比驅(qū)動電路12少的晶體管的數(shù)目來構(gòu)成。因為NAND邏輯門、NOR邏輯門的每一個通常分別用各2個nMOS晶體管和pMOS晶體管來構(gòu)成，故驅(qū)動電路40與驅(qū)動電路12相比，用pMOS晶體管、nMOS晶體管各為12個的合計為24個的少的晶體管的數(shù)目來構(gòu)成。
本發(fā)明是一種半導(dǎo)體集成電路，具備第1導(dǎo)電型的第1MOS晶體管，具有連接到第1節(jié)點上的漏端子；與第1導(dǎo)電型不同的第2導(dǎo)電型的第2MOS晶體管，具有連接到第1節(jié)點上的漏端子；第1導(dǎo)電型的第3MOS晶體管，具有連接到第2節(jié)點上的漏端子和連接到第1MOS晶體管的源端子上的源端子；以及第2導(dǎo)電型的第4MOS晶體管，具有連接到第2節(jié)點上的漏端子和連接到第2MOS晶體管的源端子上的源端子，其中，由于供給第1至第4MOS晶體管的柵端子的控制信號伴隨輸入信號的邏輯電平的變化而產(chǎn)生使第1至第4MOS晶體管全部導(dǎo)通或全部關(guān)斷的期間，故在第1和第2節(jié)點上可抑制上沖和下沖等的發(fā)生，因而，可抑制從第1和第2節(jié)點輸出的信號的波形的紊亂。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于具備第1導(dǎo)電型的第1MOS晶體管，具有連接到第1節(jié)點上的漏端子；與上述第1導(dǎo)電型不同的第2導(dǎo)電型的第2MOS晶體管，具有連接到上述第1節(jié)點上的漏端子；上述第1導(dǎo)電型的第3MOS晶體管，具有連接到第2節(jié)點上的漏端子和連接到上述第1MOS晶體管的源端子上的源端子；上述第2導(dǎo)電型的第4MOS晶體管，具有連接到上述第2節(jié)點上的漏端子和連接到上述第2MOS晶體管的源端子上的源端子；以及驅(qū)動電路，生成其邏輯電平響應(yīng)于共同的輸入信號而變化的第1至第4控制信號，分別供給上述第1至第4MOS晶體管的柵端子，上述第1控制信號響應(yīng)于上述輸入信號的從高電平向低電平的第1電平變化，在第1時刻處開始從低電平向高電平變化，響應(yīng)于上述輸入信號的從低電平向高電平的第2電平變化，在第2時刻處開始從高電平向低電平變化，上述第2控制信號響應(yīng)于上述輸入信號的上述第1電平變化，在比上述第1時刻晚的第3時刻處開始從低電平向高電平變化，響應(yīng)于上述輸入信號的上述第2電平變化，在比上述第2時刻早的第4時刻處開始從高電平向低電平變化，上述第3控制信號響應(yīng)于上述輸入信號的上述第1電平變化，在第5時刻處開始從高電平向低電平變化，響應(yīng)于上述輸入信號的上述第2電平變化，在第6時刻處開始從低電平向高電平變化，上述第4控制信號響應(yīng)于上述輸入信號的上述第1電平變化，在比上述第5時刻早的第7時刻處開始從高電平向低電平變化，響應(yīng)于上述輸入信號的上述第2電平變化，在比上述第6時刻晚的第8時刻處開始從低電平向高電平變化，上述第1時刻和第2時刻之間的期間的至少一部分與上述第5時刻和第6時刻之間的期間的至少一部分重復(fù)，上述第3時刻和第4時刻之間的期間的至少一部分與上述第7時刻和第8時刻之間的期間的至少一部分重復(fù)。
2.如權(quán)利要求1中所述的半導(dǎo)體集成電路，其特征在于上述第1、第2、第3和第4時刻分別與上述第7、第8、第5和第6時刻大體一致。
3.如權(quán)利要求1中所述的半導(dǎo)體集成電路，其特征在于上述第1和第2MOS晶體管是n溝道型MOS晶體管，上述第3和第4MOS晶體管是p溝道型MOS晶體管。
4.一種半導(dǎo)體集成電路，其特征在于具備第1導(dǎo)電型的第1MOS晶體管，具有連接到第1節(jié)點上的漏端子；與上述第1導(dǎo)電型不同的第2導(dǎo)電型的第2MOS晶體管，具有連接到上述第1節(jié)點上的漏端子；上述第1導(dǎo)電型的第3MOS晶體管，具有連接到第2節(jié)點上的漏端子和連接到上述第1MOS晶體管的源端子上的源端子；上述第2導(dǎo)電型的第4MOS晶體管，具有連接到上述第2節(jié)點上的漏端子和連接到上述第2MOS晶體管的源端子上的源端子；以及驅(qū)動電路，生成第1至第4控制信號，分別將上述第1至第4控制信號供給上述第1至第4MOS晶體管的柵端子，其中，上述第1和第2控制信號分別響應(yīng)于輸入信號的從高電平向低電平的第1電平變化，從低電平向高電平變化，響應(yīng)于上述輸入信號的從低電平向高電平的第2電平變化，從高電平向低電平變化，上述第3和第4控制信號分別響應(yīng)于上述輸入信號的上述第1電平變化，從高電平向低電平變化，響應(yīng)于上述輸入信號的上述第2電平變化，從低電平向高電平變化，上述驅(qū)動電路分別至少具備下述1個電路第1邏輯電路，由第1延遲電路和NAND邏輯門構(gòu)成，其中，上述第1延遲電路的輸入端連接到其電壓隨上述輸入信號的電壓變化而變化的節(jié)點上，上述第1延遲電路使其輸入端的電壓的變化延遲后輸出，上述NAND邏輯門的第1輸入端連接到上述第1延遲電路的輸入端上，第2輸入端連接到上述第1延遲電路的輸出端上，輸出NAND邏輯；以及第2邏輯電路，由第2延遲電路和NOR邏輯門構(gòu)成，其中，上述第2延遲電路的輸入端連接到其電壓隨上述輸入信號的電壓變化而變化的節(jié)點上，上述第2延遲電路使其輸入端的電壓的變化延遲后輸出，上述NOR邏輯門的第1輸入端連接到上述第2延遲電路的輸入端上，第2輸入端連接到上述第2延遲電路的輸出端上，輸出NOR邏輯，根據(jù)從上述至少1個第1邏輯電路輸出的NAND邏輯和從上述至少1個第2邏輯電路輸出的NOR邏輯，生成上述第1至第4控制信號。
5.如權(quán)利要求4中所述的半導(dǎo)體集成電路，其特征在于上述驅(qū)動電路還具有接受上述輸入信號并輸出其反轉(zhuǎn)信號的倒相電路和接受上述輸入信號并輸出的傳輸門，而且具備各2個上述第1邏輯電路和第2邏輯電路，再者，上述倒相電路的輸出連接到上述2個第1邏輯電路的一方的第1延遲電路的輸入端和上述2個第2邏輯電路的一方的第2延遲電路上，上述傳輸門的輸出連接到上述2個第1邏輯電路的另一方的第1延遲電路的輸入端和上述2個第2邏輯電路的另一方的第2延遲電路上。
6.如權(quán)利要求1至權(quán)利要求5的任一項中所述的半導(dǎo)體集成電路，其特征在于在上述第1節(jié)點與第2節(jié)點之間連接電阻元件。
全文摘要
本發(fā)明的課題是提供在根據(jù)輸入的信號使輸出信號的邏輯電平變化時可抑制該輸出信號的信號波形的紊亂的半導(dǎo)體集成電路。驅(qū)動電路12生成按照輸入信號X的從H至L的變化分別從L至H變化、按照輸入信號X的從L至H的變化分別從H至L變化的控制信號A1、A2以及按照輸入信號X的從H至L的變化分別從H至L變化、按照輸入信號X的從L至H的變化分別從L至H變化的控制信號B1、B2，分別供給MOS晶體管MA1、MA2、MB1、MB2的柵端子。調(diào)整這4個控制信號A1～B2的邏輯電平的變化時序，以便產(chǎn)生4個MOS晶體管MA1～MB2同時導(dǎo)通或關(guān)斷的期間。
文檔編號H03K17/687GK1393995SQ0212062
公開日2003年1月29日 申請日期2002年5月27日 優(yōu)先權(quán)日2001年6月28日
發(fā)明者內(nèi)木英喜, 近藤晴房 申請人:三菱電機(jī)株式會社