級(jí)聯(lián)電路的制作方法
【專利摘要】一種級(jí)聯(lián)電路結(jié)構(gòu)具有安裝在襯底(例如，陶瓷襯底)上的低壓MOSFET和耗盡型功率器件，該級(jí)聯(lián)電路結(jié)構(gòu)于是可以設(shè)于半導(dǎo)體封裝中。這使得能夠降低電感，且如果需要?jiǎng)t能夠使用三端子封裝。
【專利說明】級(jí)聯(lián)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及級(jí)聯(lián)半導(dǎo)體器件。具體地，本發(fā)明涉及耗盡型晶體管，例如，高電子遷移率晶體管或結(jié)型柵場效應(yīng)晶體管。示例是氮化鎵(GaN)晶體管(例如，GaN高電子遷移率晶體管(HEMT))或碳化硅(SiC)場效應(yīng)晶體管。
【背景技術(shù)】
[0002]本發(fā)明尤其關(guān)注于GaN功率晶體管。由于在GaN晶片的生長期間產(chǎn)生的內(nèi)建異質(zhì)結(jié)的存在，基礎(chǔ)GaN功率半導(dǎo)體是耗盡型(常通型)器件。這在材料中產(chǎn)生薄的高導(dǎo)電性區(qū)域，稱為二維電子氣(“2DEG”)，有效地限定了晶體管溝道。
[0003]為了制作常斷型GaN器件，需要對(duì)2DEG進(jìn)行干擾以便阻止其導(dǎo)通的手段。嘗試在功率半導(dǎo)體的疊層中引入附加層，以便使器件常斷(從而可以與MOSFET互換)，但是這種嘗試伴隨著器件性能代價(jià)，例如比常通型器件差的導(dǎo)通電阻。
[0004]因此，將高壓GaN開關(guān)與傳統(tǒng)低壓硅MOSFET級(jí)聯(lián)是結(jié)合硅和GaN功率器件優(yōu)點(diǎn)的可行選擇。
[0005]級(jí)聯(lián)開關(guān)的優(yōu)點(diǎn)在于可以使用現(xiàn)有的標(biāo)準(zhǔn)柵極驅(qū)動(dòng)器，因?yàn)槠骷?qū)動(dòng)特性主要由硅MOSFET確定。因此，這種器件可以用于直接代替硅MOSFET或IGBT。
[0006]圖1示出按級(jí)聯(lián)配置將常通型氮化鎵晶體管(MeJ和常斷型硅MOSFET晶體管(Msi)功率開關(guān)串聯(lián)連接的公知方法。隨著與硅基開關(guān)相比具有優(yōu)越器件特性的新型GaN和SiC功率半導(dǎo)體不斷涌現(xiàn)，這種方法對(duì)于功率電子應(yīng)用變得越來越普遍。
[0007]在圖1的標(biāo)準(zhǔn)級(jí)聯(lián)配置中，只有硅MOSFET Msi受到產(chǎn)生柵極信號(hào)VeM的柵極驅(qū)動(dòng)器的主動(dòng)控制。GaN開關(guān)MeaN經(jīng)由硅MOSFET Msi來間接受控，因?yàn)镸OSFET的漏-源電壓等于GaN的源-柵電壓。
[0008]在如圖1所示的級(jí)聯(lián)電路中，部件間的互連將降低切換速度，而高切換速度是GaN的期望優(yōu)點(diǎn)之一。這將導(dǎo)致電壓過沖，而電壓過沖可能影響低壓MOSFET的額定電壓(且因此影響成本)。
[0009]因此，需要建立使級(jí)聯(lián)結(jié)構(gòu)的電感(和寄生電阻)最小化的結(jié)構(gòu)。為了最小化電壓過沖和震蕩以及保護(hù)GaN器件的柵極，能夠?qū)⒏郊硬考Y(jié)合到級(jí)聯(lián)電路中也是有利的。例如，曾提出將GaN晶體管用于功率因數(shù)校正(PFC)電路中。對(duì)于PFC應(yīng)用(GaN的最初目標(biāo)市場)，也可以用GaN來制作PFC 二極管。集成PFC 二極管的方法也具有潛在優(yōu)勢(shì)。
[0010]圖2示出了級(jí)聯(lián)結(jié)構(gòu)的電感。存在一系列的源極、漏極和柵極電感Ls、Ld和Le以及內(nèi)部電感Lintl、Lint2和Lint3。Lintl在GaN源極和MOSFET漏極之間，Lint2在封裝源極和GaN柵極之間，且Lint3在封裝源極和MOSFET源極之間。
[0011]當(dāng)切換低電壓MOSFET時(shí)，Ls和Lint3的電感是關(guān)鍵的，因?yàn)樵趯?dǎo)通時(shí)這些電感隨著電流快速提升而降低柵極驅(qū)動(dòng)電壓，使得得到的電流改變率di/dt由下式確定:
【權(quán)利要求】
1.一種級(jí)聯(lián)晶體管電路，包括: 第一耗盡型晶體管(40)，其漏極(50)用于連接到高電源線； 第二硅MOSFET(42)，其漏極連接到第一晶體管(40)的源極，其源極用于連接到低電源線.襯底(43)，第一和第二晶體管(40，42)安裝在該襯底(43)上，襯底(43)具有提供第一晶體管的源極與第二晶體管的漏極之間的連接的導(dǎo)電軌道(44)。
2.根據(jù)權(quán)利要求1所述的級(jí)聯(lián)晶體管電路，形成為封裝器件，具有從第一晶體管漏極(50)到第一封裝端子的第一連接、從第二晶體管柵極(56)到第二封裝端子的第二連接以及從第二晶體管源極(52)到第三封裝端子的第三連接，其中封裝端子之一包括管芯附接焊盤端子。
3.根據(jù)權(quán)利要求2所述的級(jí)聯(lián)晶體管電路，其中第二晶體管源極(52)連接到管芯附接焊盤端子。
4.根據(jù)權(quán)利要求2或3所述的級(jí)聯(lián)晶體管電路，包括三端子封裝。
5.根據(jù)任一前述權(quán)利要求所述的級(jí)聯(lián)晶體管電路，其中第二晶體管(42)是垂直器件。
6.根據(jù)權(quán)利要求5所述的級(jí)聯(lián)晶體管電路，其中第二晶體管漏極在底部。
7.根據(jù)任一前述權(quán)利要求所述的級(jí)聯(lián)晶體管電路，其中襯底(43)包括陶瓷襯底。
8.根據(jù)任一前述權(quán)利要求所述的級(jí)聯(lián)晶體管電路，其中第一晶體管(40)包括焊料凸塊，并倒裝接合到襯底上。
9.根據(jù)任一前述權(quán)利要求所述的級(jí)聯(lián)晶體管電路，其中第二晶體管(42)包括連接到襯底的連接接線柱(54)。
10.根據(jù)任一前述權(quán)利要求所述的級(jí)聯(lián)晶體管電路，包括安裝在襯底上的其他部件(60)。
11.根據(jù)權(quán)利要求10所述的級(jí)聯(lián)晶體管電路，其中所述其他部件包括: 電容器、RC緩沖電路或二極管，用于限制第一晶體管的漏極處的最大電壓；或 二極管，用于功率因數(shù)校正。
12.根據(jù)任一前述權(quán)利要求所述的級(jí)聯(lián)晶體管電路，其中第一耗盡型晶體管(40)包括高電子遷移率晶體管或結(jié)型柵場效應(yīng)晶體管。
13.根據(jù)權(quán)利要求12所述的級(jí)聯(lián)晶體管電路，其中第一耗盡型晶體管(40)包括GaN晶體管。
14.一種電路結(jié)構(gòu),包括: 根據(jù)任一前述權(quán)利要求所述的級(jí)聯(lián)晶體管電路；以及 柵極驅(qū)動(dòng)電路，具有單一柵極輸出線。
15.一種包括如權(quán)利要求14所述的電路結(jié)構(gòu)的設(shè)備，其中所述設(shè)備包括: 電源；或 功率因數(shù)校正電路；或 逆變電路；或 開關(guān)模式功率變換電路。
【文檔編號(hào)】H02M1/00GK103872006SQ201310684492
【公開日】2014年6月18日 申請(qǐng)日期:2013年12月13日 優(yōu)先權(quán)日:2012年12月17日
【發(fā)明者】菲利普·魯特爾, 簡·雄斯基, 馬塞厄斯·羅斯 申請(qǐng)人:Nxp股份有限公司