靜電放電保護(hù)電路的制作方法
【專利摘要】本發(fā)明提供包含電子電路和ESD保護(hù)電路的電子裝置。ESD保護(hù)電路包含第一和第二保護(hù)級，其中第二保護(hù)級包含至少一個(gè)高壓側(cè)CMOS晶體管和充當(dāng)功率耗散軌鉗的低壓側(cè)CMOS晶體管。至少一個(gè)高壓側(cè)CMOS晶體管和至少一個(gè)低壓側(cè)CMOS晶體管聯(lián)接，以便在電子裝置的節(jié)點(diǎn)和供電電壓軌之間提供齊納二極管的反串聯(lián)連接。進(jìn)一步地，高壓側(cè)CMOS晶體管和低壓側(cè)CMOS晶體管是互補(bǔ)CMOS晶體管。
【專利說明】靜電放電保護(hù)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及用于集成電路的故障安全保護(hù)的靜電放電保護(hù)電路。
【背景技術(shù)】
[0002]如果電荷不受控制的并且迅速的平衡，那么不平衡的靜電電荷可以導(dǎo)致靜電放電(ESD)0對于集成電路(IC)，ESD可以具有對產(chǎn)品質(zhì)量和產(chǎn)量的顯著影響。ESD事件的放電電流可以損壞或毀壞IC的柵極氧化物、結(jié)和金屬化。例如，ESD可以由帶電體接觸IC或帶電IC接觸接地表面而發(fā)生。
[0003]在工業(yè)中廣泛采用的建模ESD對IC的影響的主要ESD模型是人體模型(HBM)和電荷裝置模型(CDM)。HBM模擬在人接觸接地IC時(shí)的帶電人體的放電。盡管HBM ESD事件的強(qiáng)度主要由人體已獲取的電荷確定，但HBM ESD事件的持續(xù)時(shí)間主要由人體的阻抗確定。CDM模擬在生產(chǎn)設(shè)備和過程中發(fā)生的充電和放電事件。如果在制造中具有金屬對金屬接觸，那么CDM ESD事件可以發(fā)生。例如，如果裝置沿輸送管道向下滑動(dòng)并且撞擊金屬表面，那么CDM ESD會(huì)發(fā)生。CDM考慮電荷可以位于引線框或封裝上并且可以通過接地的電子裝置的管腳放電的可能性。放電電流僅受裝置的寄生阻抗和電容限制。結(jié)果，CDM ESD事件比HBM ESD事件短得多。由于僅一個(gè)單次ESD沖擊就會(huì)永久損壞產(chǎn)品，因此ESD保護(hù)是電子裝置設(shè)計(jì)的關(guān)鍵方面。ESD保護(hù)電路例如通過A.Amerasekera, C.Duvvury, “ESD in SiliconIntegrated Circuits”，John ffiley&Sons, Chichester (英國)，2002,148 頁了解。
[0004]輸入管腳的最簡單保護(hù)策略是單級ESD保護(hù)電路。然而，這是比雙級ESD保護(hù)較低效的。在兩級ESD保護(hù)電路中的副級尤其具有保護(hù)敏感部件(例如輸入緩沖器的柵極氧化物)的功能。副保護(hù)級通過限流部件(例如電阻器)聯(lián)接到主保護(hù)級。通過已由副保護(hù)級傳導(dǎo)的ESD電流的限制，跨副保護(hù)級的ESD感應(yīng)壓降變得比跨第一保護(hù)級的對應(yīng)壓降小得多。這是為什么雙級ESD保護(hù)比單級ESD保護(hù)更有效的原因。兩級ESD保護(hù)電路可以是相當(dāng)復(fù)雜的，特別是對具有在IC布局中隔開的主和副保護(hù)級的分布式保護(hù)級。為最優(yōu)性能，主保護(hù)元件直接連接到IC的管腳，并且副保護(hù)元件盡可能靠近受保護(hù)的組件或電路放置。
[0005]圖1是示出ESD保護(hù)電路的簡化電路圖，包含主保護(hù)級Pl和副保護(hù)級P2以便保護(hù)集成電路IC免于ESD事件。主保護(hù)級Pl和副保護(hù)級P2都聯(lián)接到正供電軌VDD和負(fù)供電軌VSS。兩個(gè)供電軌都由聯(lián)接到正供電軌VDD和負(fù)供電軌VSS的功率鉗(power clamp)EPC保護(hù)免于ESD。僅作為示例，輸入管腳IN應(yīng)受保護(hù)。輸入管腳IN聯(lián)接到第一節(jié)點(diǎn)SI。一對主軌鉗二極管EHP、ELP聯(lián)接到第一節(jié)點(diǎn)SI并分別聯(lián)接到正和負(fù)供電軌VDD、VSS0主軌鉗二極管EHP、ELP將強(qiáng)制進(jìn)入IN焊點(diǎn)的ESD電流轉(zhuǎn)向到供電軌VDD，在此該ESD電流由功率鉗EPC分流到供電軌VSS。在第一節(jié)點(diǎn)SI和正供電軌VDD之間的電壓差由電壓VHP表明，并且在正供電軌VDD和負(fù)供電軌VSS之間的電壓差由電壓VPC表明，在第一節(jié)點(diǎn)SI和負(fù)供電軌VSS之間的作為結(jié)果的電壓差由電壓VLP表明。第一節(jié)點(diǎn)SI由限流電阻器RS從第二節(jié)點(diǎn)S2解耦，限流電阻器RS導(dǎo)致從第一節(jié)點(diǎn)SI到第二節(jié)點(diǎn)S2的壓降VRS。剩余電壓跨副軌鉗二極管EHS、ELS下降，其中在副節(jié)點(diǎn)S2與正供電軌VDD和負(fù)供電軌VSS之間的電壓分別是VHS和VLS。由于受電阻器RS限流，因此電壓VHS和VLS分別比對應(yīng)電壓VHP和VLP小得多。此外，副保護(hù)元件HIS、ELS可以尺寸比主保護(hù)元件EHP、ELP小得多。如果技術(shù)缺少專用二極管，那么寄生二極管或其他部件可以代替使用。如在圖1中示出的雙級ESD保護(hù)對HBM ESD保護(hù)和CDM ESD保護(hù)都是有效的。
[0006]包含限流電阻器RS和小保護(hù)元件的保護(hù)級也用于具有共同信號(hào)接口，但由不同電源供電的IC子電路或單元的CDM ESD保護(hù)。在圖2中，簡化電路圖示出在集成電路(IC)上包含第一子電路SCl和第二子電路SC2。進(jìn)一步地，在兩個(gè)子電路SC1、SC2之間具有CDMESD保護(hù)級。圖2圖解在具有例如第一和第二子電路SC1、SC2的IC中的ESD保護(hù)的原理。僅作為示例，第一子電路SCl聯(lián)接到第一正供電軌VDDl和共同負(fù)供電軌VSS。第一子電路SCl的輸出端OUT經(jīng)限流電阻器RS聯(lián)接到節(jié)點(diǎn)S2。第二子電路SC2聯(lián)接到與第一正供電軌VDDl比較提供不同的供電電壓的第二正供電軌VDD2。進(jìn)一步地，第二子電路SC2聯(lián)接到共同負(fù)供電軌VSS，并且第二子電路SC2的輸入端IN聯(lián)接到節(jié)點(diǎn)S2。
[0007]為保護(hù)第二子電路SC2的輸入端IN管腳免于CDM ESD, 二極管EHS和ELS分別在節(jié)點(diǎn)S2與正和負(fù)供電軌VDD2和VSS之間連接。為最優(yōu)性能，二極管EHS和ELS盡可能靠近受保護(hù)的第二子電路SC2的輸入節(jié)點(diǎn)IN放置。如果技術(shù)缺少專用二極管，那么寄生二極管或其他部件可以代替使用。
[0008]一般說來，如果系統(tǒng)的部件中任何的故障不導(dǎo)致整個(gè)系統(tǒng)故障，那么表示系統(tǒng)是故障安全的。圖3是示出第一集成電路或子電路(ICl)和第二集成電路或子電路(IC2)的簡化框圖，該ICl和IC2都聯(lián)接到共同正供電軌VDD，并且經(jīng)節(jié)點(diǎn)OUT和IN相互聯(lián)接。特性“故障安全”或“非故障安全”也可以應(yīng)用到IC和IC管腳。如果IC2的故障不導(dǎo)致連接到IC節(jié)點(diǎn)例如IC2的輸入節(jié)點(diǎn)IN的外部部件同樣故障，那么該節(jié)點(diǎn)被表示“故障安全”。例如，IC2的輸入端IN不是故障安全的，因?yàn)槠浣?jīng)到供應(yīng)連接IC2的內(nèi)部節(jié)點(diǎn)(以點(diǎn)劃線示出)連接到VDD。如果IC2的供電故障同時(shí)ICl的供電仍然維持，那么IC2由從ICl超過IC2的內(nèi)部節(jié)點(diǎn)流動(dòng)到其供電VDD的電流來間接供電。該電流路徑在圖2中繪制。然而，由于該寄生電流路徑不意圖向IC2供電，因此其可以導(dǎo)致ICl或IC2的失靈或可以甚至導(dǎo)致IC的損壞。
[0009]如果ICl由比IC2更高的供電電壓供電，那么該問題甚至更顯著。在此情況下，需要IC2具有電壓容限輸入節(jié)點(diǎn)IN，以便避免巨大的交叉電流從IC的供電經(jīng)其輸出端OUT流動(dòng)到IC2的輸入端IN和IC2的供電。
[0010]為避免ICl和IC2的失靈，IC2的輸入端IN必須是故障安全的。關(guān)于IN的ESD保護(hù)，這可以由在輸入端IN和共同供電VSS之間的主保護(hù)和故障安全副保護(hù)來建立。
[0011]特性“故障安全”或“非故障安全”也可以應(yīng)用到單個(gè)集成電路(IC)的不同子電路。再次，參考在圖2中示出的示例。第二子電路SC2的輸入端IN不是故障安全的，因?yàn)槠浣?jīng)二極管EHS連接到第二供電軌VDD2。如果第二子電路SC2的供電故障同時(shí)第一子電路SCl的第一供電VDDl仍然維持，那么第二子電路SC2由從第一子電路SCl超過電阻器RS和二極管EHS流動(dòng)到SC2的供電VDD2的電流來間接供電。
[0012]然而，由于該寄生電流路徑不意圖向第二子電路SC2供電，因此其可以導(dǎo)致SCl或SC2的失靈或可以甚至導(dǎo)致子電路SC1、SC2的損壞。如果第一子電路SCl由比SC2更高的供電電壓供電(即VDDDVDD2)，那么相似問題發(fā)生。在此情況下，需要第二子電路SC2具有連接到其輸入端IN的電壓容限CDM保護(hù)，以便避免永久的交叉電流從SCl的第一供電軌VDDl經(jīng)其輸出端OUT流動(dòng)到第二子電路SC2的輸入端IN和第二子電路SC2的第二供電軌VDD2。

【發(fā)明內(nèi)容】

[0013]本發(fā)明的目標(biāo)是提供包括靜電放電保護(hù)電路的電子裝置，該靜電放電保護(hù)電路具有小布局尺寸、低電容負(fù)載并且提供魯棒的且故障安全的ESD保護(hù)。
[0014]根據(jù)本發(fā)明的方面，提供電子裝置，其包含至少一個(gè)集成電路和用于該至少一個(gè)集成電路的故障安全保護(hù)的電子放電(ESD)保護(hù)電路。ESD保護(hù)電路包含主保護(hù)級和隨后的副保護(hù)級，該主保護(hù)級包含主功率耗散軌鉗。進(jìn)一步地，ESD保護(hù)電路包含限流電阻器以便將主和副保護(hù)級解耦。主保護(hù)級和副保護(hù)級經(jīng)限流電阻器聯(lián)接。根據(jù)本發(fā)明的實(shí)施例，兩級ESD保護(hù)電路可以在IC布局中隔開。例如，主保護(hù)元件可以直接連接到電子裝置的管腳，并且副保護(hù)級可以盡可能靠近應(yīng)受保護(hù)的集成電路、半導(dǎo)體裝置、組件或電路放置。在本發(fā)明的另一實(shí)施例中，電子裝置包含第一和第二集成電路，例如子電路。ESD保護(hù)電路可以在該第一和第二集成(子)電路之間聯(lián)接，以便提供故障安全電子裝置。ESD保護(hù)電路的輸入端可以聯(lián)接到第一集成(子)電路，并且ESD保護(hù)電路的輸出端可以聯(lián)接到第二集成(子)電路。
[0015]根據(jù)本發(fā)明的方面，第一主功率耗散鉗在電子裝置的第一供電電壓軌和ESD保護(hù)電路的輸入節(jié)點(diǎn)之間串聯(lián)聯(lián)接，并且第二主功率耗散鉗在電子裝置的第二供電電壓軌和ESD保護(hù)電路的輸入節(jié)點(diǎn)之間串聯(lián)聯(lián)接。進(jìn)一步地，保護(hù)電阻器在ESD保護(hù)電路的輸入端和輸出端之間串聯(lián)聯(lián)接。
[0016]根據(jù)本發(fā)明的方面，ESD保護(hù)電路的副保護(hù)級包含在輸出端和第一供電電壓之間聯(lián)接的至少一個(gè)高壓側(cè)CMOS晶體管。該高壓側(cè)CMOS晶體管充當(dāng)?shù)谝卉夈Q。進(jìn)一步地，具有在輸出端和電子裝置的第二供電電壓之間聯(lián)接的低壓側(cè)CMOS晶體管。低壓側(cè)CMOS晶體管充當(dāng)?shù)诙夈Q。至少一個(gè)高壓側(cè)CMOS晶體管和低壓側(cè)CMOS晶體管聯(lián)接，以便在第二節(jié)點(diǎn)和第一供電電壓之間提供齊納(Zener) 二極管的反串聯(lián)連接。低壓側(cè)CMOS晶體管被聯(lián)接以便提供在輸出端和第二供電電壓之間在正方向上聯(lián)接的齊納二極管。進(jìn)一步地，高壓側(cè)CMOS晶體管和低壓側(cè)CMOS晶體管是互補(bǔ)CMOS 二極管。
[0017]根據(jù)本發(fā)明的方面，ESD保護(hù)電路提供內(nèi)部節(jié)點(diǎn)或優(yōu)選是電子電路的輸入管腳的外部管腳的故障安全保護(hù)。如果電子裝置包含多個(gè)電子電路(即具有根據(jù)本發(fā)明的ESD保護(hù)電路的多個(gè)集成電路或子電路)，那么第一方面是有益的。特別地，如果集成子電路具有不同的供電電壓，那么因?yàn)榉乐辜纳娏鲝牡谝患呻娐返牡谝还?jié)點(diǎn)流動(dòng)到第二集成電路的第二節(jié)點(diǎn)，所以故障安全管腳或節(jié)點(diǎn)保護(hù)是有益的。該保護(hù)可以由齊納二極管的反串聯(lián)連接提供。齊納二極管配置的擊穿電壓足夠高從而防止在正常操作狀況下或在內(nèi)部電壓供電故障的情況下的電流流動(dòng)。進(jìn)一步地，ESD保護(hù)電路可以在通常不供應(yīng)專用齊納二極管的CMOS技術(shù)中實(shí)施。在本說明書的背景下，可以理解術(shù)語“齊納二極管”或“齊納二極管特性”是指具有電壓鉗位(即可以與應(yīng)提供或?qū)嵤┑凝R納二極管比較的限壓能力)的裝置的。在CMOS技術(shù)中，高壓側(cè)和低壓側(cè)CMOS晶體管可以被配置以便供應(yīng)電壓鉗位功能(即通常從齊納二極管已知的功能性)。[0018]根據(jù)本發(fā)明的另一方面，高壓側(cè)晶體管中的至少一個(gè)的源極、柵極和塊體聯(lián)接到第一供電電壓。至少一個(gè)高壓側(cè)晶體管的漏極聯(lián)接到低壓側(cè)晶體管的漏極。低壓側(cè)晶體管的塊體聯(lián)接到第二供電電壓軌。在高壓側(cè)晶體管的柵極和漏極之間的結(jié)提供限壓功能性，即其充當(dāng)齊納二極管。
[0019]根據(jù)本發(fā)明的另一方面，ESD保護(hù)電路的副級包含單個(gè)低壓側(cè)晶體管與第一和第二高壓側(cè)晶體管。第一和第二高壓側(cè)晶體管的溝道串聯(lián)聯(lián)接。第二高壓側(cè)晶體管的源極、柵極和塊體聯(lián)接到第一供電電壓軌，并且第二高壓側(cè)晶體管的漏極聯(lián)接到第一高壓側(cè)晶體管的源極和柵極。進(jìn)一步地，第一高壓側(cè)晶體管的漏極和低壓側(cè)晶體管的漏極聯(lián)接到輸出端。低壓側(cè)晶體管的源極和柵極聯(lián)接到第二供電電壓軌。根據(jù)本發(fā)明的實(shí)施例，第一高壓側(cè)晶體管的塊體和低壓側(cè)晶體管的塊體聯(lián)接到第二供電電壓軌。沒有直接連接到第一和第二供電電壓軌的晶體管。因此，由在第一和第二供電電壓之間的，并且可以超過柵極到塊體、源極或漏極，或源極或漏極到塊體，或源極到漏極的擊穿電壓的過電壓引起的晶體管損壞的風(fēng)險(xiǎn)減小。進(jìn)一步地，由于全部塊體端子(η阱和P阱)連接到電壓供應(yīng)，因此各自的晶體管可以放入與相同類型的晶體管相同的阱。由于僅第一高壓側(cè)晶體管和低壓側(cè)晶體管的漏極連接到輸出端，因此由ESD保護(hù)的第二級添加到第二節(jié)點(diǎn)的電容負(fù)載非常小。
[0020]第二高壓側(cè)晶體管可以是PMOS晶體管，并且聯(lián)接到作為第一供電電壓的正供電電壓。第一高壓側(cè)晶體管可以是NMOS晶體管。進(jìn)一步地，低壓側(cè)晶體管可以是聯(lián)接到作為第二供電電壓的負(fù)供電電壓的NMOS晶體管。
[0021]根據(jù)本發(fā)明的另一方面，ESD保護(hù)電路的第二級包含單個(gè)低壓側(cè)晶體管和單個(gè)高壓側(cè)晶體管。高壓側(cè)晶體管的源極、柵極和塊體聯(lián)接到第一供電電壓軌。高壓側(cè)晶體管的漏極聯(lián)接到低壓側(cè)晶體管的源極和柵極。進(jìn)一步地，低壓側(cè)晶體管的塊體聯(lián)接到第二供電電壓軌，并且第二節(jié)點(diǎn)聯(lián)接到低壓側(cè)晶體管的漏極。進(jìn)一步地，高壓側(cè)晶體管可以是聯(lián)接到作為第一供電電壓的正供電電壓的PMOS晶體管。低壓側(cè)晶體管可以是聯(lián)接到作為第二供電電壓的負(fù)供電電壓的NMOS晶體管。根據(jù)本發(fā)明的該方面，具有單個(gè)高壓側(cè)晶體管和單個(gè)低壓側(cè)晶體管。然而，低壓側(cè)晶體管的漏極到塊體Pn結(jié)為節(jié)點(diǎn)供應(yīng)二極管功能性和保護(hù)。
[0022]根據(jù)本發(fā)明的更另一方面，電子裝置包含第一集成電路或子電路和第二集成電路或子電路，其中ESD保護(hù)電路的輸入端聯(lián)接到第一集成電路或子電路，并且ESD保護(hù)電路的輸出端聯(lián)接到第二集成電路。
【專利附圖】

【附圖說明】
[0023]為本發(fā)明及其優(yōu)點(diǎn)的更完全理解，現(xiàn)在參考連同附圖考慮的以下描述，在該附圖中:
[0024]圖1是簡化電路圖，示出根據(jù)現(xiàn)有技術(shù)的聯(lián)接到集成電路的ESD保護(hù)電路，
[0025]圖2是另一簡化電路圖，示出根據(jù)現(xiàn)有技術(shù)的經(jīng)非故障安全CDMESD保護(hù)聯(lián)接的集成電路的第一和第二子電路，
[0026]圖3是簡化框圖，示出根據(jù)現(xiàn)有技術(shù)的經(jīng)非故障安全端子聯(lián)接的第一和第二集成電路，
[0027]圖4是簡化電路圖，示出根據(jù)本發(fā)明的實(shí)施例的包含電子電路和ESD保護(hù)電路的電子裝置，以及[0028]圖5是另一簡化電路圖，示出根據(jù)本發(fā)明的另一實(shí)施例的包含電子電路和ESD保護(hù)電路的電子裝置；
[0029]圖6是簡化電路圖，示出根據(jù)本發(fā)明的實(shí)施例的故障安全雙級ESD保護(hù)電路?！揪唧w實(shí)施方式】
[0030]圖4是簡化電路圖，示出包含ESD保護(hù)電路4和電子電路6的電子裝置2，該電子電路6可以是例如集成電路(1C)、集成電路或裝置的子單元或子電路。在圖4中，僅示出ESD保護(hù)電路4的第二級。ESD保護(hù)電路4可以連接到根據(jù)主保護(hù)電路EPCl配置的主保護(hù)級，該主保護(hù)電路EPCl在圖6中示例示出并且我們在后面更詳細(xì)提到。
[0031]ESD保護(hù)電路的第一節(jié)點(diǎn)SI或輸入端聯(lián)接到主保護(hù)級Pl。具有在第一節(jié)點(diǎn)SI和副保護(hù)級的第二節(jié)點(diǎn)S2之間聯(lián)接的保護(hù)電阻器RS，其中該第二節(jié)點(diǎn)S2可以解釋為ESD保護(hù)級的輸出端。根據(jù)在圖4中的實(shí)施例的ESD保護(hù)電路4的副級包含充當(dāng)副保護(hù)級的高壓側(cè)和低壓側(cè)軌鉗的第一和第二高壓側(cè)CMOS晶體管H1S1、EHS2。第一和第二高壓側(cè)CMOS晶體管H1S1、EHS2的溝道在第二節(jié)點(diǎn)S2和正供電軌VDD之間串聯(lián)聯(lián)接。優(yōu)選地，第二高壓側(cè)晶體管H1S2是PMOS晶體管。優(yōu)選地，第一高壓側(cè)晶體管HlSl和低壓側(cè)CMOS晶體管ELS是NMOS晶體管。低壓側(cè)晶體管ELS在第二節(jié)點(diǎn)S2和負(fù)供電電壓軌VSS之間聯(lián)接。該低壓側(cè)CMOS晶體管充當(dāng)ESD保護(hù)級4的第二保護(hù)級的低壓側(cè)軌鉗。
[0032]PMOS晶體管H1S2的源極、柵極和塊體端子(在本說明書的背景下也稱為僅“塊體”)聯(lián)接到正供電電壓軌VDD。PMOS晶體管H1S2的漏極聯(lián)接到高壓側(cè)NMOS晶體管HlSl的源極和柵極。高壓側(cè)NMOS晶體管HlSl聯(lián)接到第二節(jié)點(diǎn)S2。進(jìn)一步地，低壓側(cè)NMOS晶體管的漏極也聯(lián)接到第二節(jié)點(diǎn)S2。低壓側(cè)NMOS晶體管ELS的源極和柵極聯(lián)接到負(fù)供電電壓軌VSS。有利地，NMOS晶體管HlSl和ELS的塊體端子都聯(lián)接到負(fù)供電電壓軌VSS。有利地，在正和負(fù)供電電壓軌VDD、VSS之間在CMOS晶體管EHS1、H1S2和ELS的一個(gè)中都沒有直接連接。這減小由相對于VSS的在VDD的過電壓引起的晶體管損壞的風(fēng)險(xiǎn)。這樣的過電壓可以超過CMOS晶體管的塊體/源極/漏極擊穿電壓或源極/漏極到塊體或源極到漏極擊穿電壓。由于NMOS晶體管HlSl和ELS共享到低壓側(cè)供電電壓軌VSS的共同塊體端子連接，因此晶體管可以放入與相同類型的晶體管相同的阱。由于第二節(jié)點(diǎn)S2僅連接到NMOS晶體管HlSl和ELS的漏極端子，因此電子裝置2的受保護(hù)節(jié)點(diǎn)(例如在圖3中的子電路SC2的IN節(jié)點(diǎn)或在圖6中的IN管腳)的電容負(fù)載是非常小的。
[0033]第二節(jié)點(diǎn)S2與正和負(fù)供電電壓軌VDD、VSS聯(lián)接到具有故障安全的和高度有效的ESD保護(hù)電路4的電子電路6。
[0034]在圖5中，具有示出聯(lián)接到電子電路6的ESD保護(hù)電路4的另一簡化電路圖。再次，圖5僅示出ESD保護(hù)電路4的第二級。主保護(hù)級Pl可以根據(jù)聯(lián)接到第一節(jié)點(diǎn)SI的在圖6中的主保護(hù)級EPCl配置，該第一節(jié)點(diǎn)SI進(jìn)一步經(jīng)保護(hù)電阻器RS聯(lián)接到第二節(jié)點(diǎn)S2。在圖5中的ESD保護(hù)電路4的副級包含優(yōu)選是PMOS晶體管的單個(gè)高壓側(cè)CMOS晶體管HIS。高壓側(cè)晶體管EHS充當(dāng)副級的功率耗散鉗。優(yōu)選是NMOS晶體管的低壓側(cè)CMOS晶體管ELS充當(dāng)ESD電路4的副級的低壓側(cè)功率耗散鉗。為更精確，低壓側(cè)PMOS晶體管ELS的漏極到塊體Pn結(jié)提供低壓側(cè)功率耗散鉗的功能性。
[0035]高壓側(cè)PMOS晶體管EHS經(jīng)源極、塊體和柵極聯(lián)接到正供電電壓軌VDD。高壓側(cè)PMOS晶體管EHS的漏極聯(lián)接到低壓側(cè)NMOS晶體管ELS的源極和柵極。低壓側(cè)NMOS晶體管ELS的漏極聯(lián)接到第二節(jié)點(diǎn)S2。低壓側(cè)NMOS晶體管ELS的塊體端子聯(lián)接到負(fù)供電電壓軌VSS0在將圖5的實(shí)施例與圖4的實(shí)施例比較時(shí)，可以注意到低壓側(cè)NMOS晶體管ELS類似于在圖4的實(shí)施例中的高壓側(cè)NMOS晶體管配置。即，在圖4中的低壓側(cè)NMOS晶體管ELS在圖5的實(shí)施例中省去。由于在圖5的實(shí)施例中的低壓側(cè)PMOS晶體管ELS的漏極到塊體pn結(jié)為第二節(jié)點(diǎn)S2供應(yīng)相同保護(hù)，因此在圖4的實(shí)施例中的低壓側(cè)晶體管ELS是不必要的。在第二節(jié)點(diǎn)S2和負(fù)供電電壓軌VSS之間具有二極管連接。因此，聯(lián)接到第二節(jié)點(diǎn)S2與正和負(fù)供電電壓軌VDD、VSS的電子電路6具有ESD保護(hù)電路4，該ESD保護(hù)電路4具有非常小的占位面積。
[0036]在圖6中，具有電子裝置2的另一簡化電路圖。電子裝置2聯(lián)接到正供電電壓VDD和負(fù)供電電壓VSS。進(jìn)一步地，具有ESD保護(hù)的輸入管腳IN。主保護(hù)級EPCl在第一節(jié)點(diǎn)SI和負(fù)供電電壓軌VSS之間聯(lián)接。該主保護(hù)級ESCl將強(qiáng)制進(jìn)入輸入管腳IN的ESD電流轉(zhuǎn)向到供電軌VSS。進(jìn)一步地，具有由EPC2的存在引起的供電軌VDD和VSS的ESD。
[0037]進(jìn)一步地，具有副保護(hù)級P2，其包含充當(dāng)副級的功率耗散軌鉗的優(yōu)選是PMOS晶體管的單個(gè)高壓側(cè)CMOS晶體管HIS。進(jìn)一步地，具有低壓側(cè)CMOS晶體管ELS，其優(yōu)選是NMOS晶體管并且充當(dāng)ESD電路的副級P2的低壓側(cè)功率耗散鉗。為更精確，低壓側(cè)PMOS晶體管ELS的漏極到塊體pn結(jié)提供低壓側(cè)功率耗散鉗的功能性。兩級保護(hù)電路提供集成電路6的有效故障安全保護(hù)。
[0038]已參考本發(fā)明的優(yōu)選實(shí)施例中的某些描述本發(fā)明，注意披露的實(shí)施例本質(zhì)上僅是說明而不是限制，而且寬范圍的變化、修改、改變和替換在前述披露中考慮，并且在一些情況下，可以在沒有其他特征的對應(yīng)使用的情況下采用本發(fā)明的一些特征。因此，廣泛地并以與本發(fā)明的保護(hù)范圍一致的方式解釋附加權(quán)利要求是適當(dāng)?shù)摹?br> 【權(quán)利要求】
1.一種電子裝置，包含至少一個(gè)集成電路，即1C，和用于所述至少一個(gè)集成電路的故障安全保護(hù)的靜電放電即ESD保護(hù)電路，所述ESD保護(hù)電路包含: 具有主功率耗散鉗的主保護(hù)級和隨后的副保護(hù)級，所述副保護(hù)級經(jīng)限流電阻器聯(lián)接到所述主保護(hù)級，其中 第一主功率耗散鉗在所述電子裝置的第一供電電壓和所述ESD保護(hù)電路的輸入端之間串聯(lián)聯(lián)接，并且第二主功率耗散鉗在所述電子裝置的第二供電電壓和所述ESD保護(hù)電路的所述輸入端之間串聯(lián)聯(lián)接， 所述保護(hù)電阻器在所述ESD保護(hù)電路的所述輸入節(jié)點(diǎn)和輸出節(jié)點(diǎn)之間串聯(lián)聯(lián)接， 并且其中所述副保護(hù)級包含: 至少一個(gè)高壓側(cè)CMOS晶體管，其在所述輸出端和所述第一供電電壓之間聯(lián)接并且充當(dāng)?shù)谝桓避夈Q，以及 低壓側(cè)CMOS晶體管，其在所述輸出端和所述第二供電電壓之間聯(lián)接并且充當(dāng)?shù)诙避夈Q，其中 所述至少一個(gè)高壓側(cè)CMOS晶體管和所述低壓側(cè)CMOS晶體管被聯(lián)接，以便在所述輸出節(jié)點(diǎn)和所述第一供電電壓之間提供齊納二極管的反串聯(lián)連接，并且其中: 所述低壓側(cè)CMOS晶體管被聯(lián)接以提供在所述輸出端和所述第二供電電壓之間以正方向聯(lián)接的齊納二極管，以及 所述高壓側(cè)CMOS晶體管和所述低壓側(cè)CMOS晶體管是互補(bǔ)CMOS晶體管。
2.根據(jù)權(quán)利要求1所述的電子裝置，其中所述高壓側(cè)晶體管中的至少一個(gè)的源極、柵極和塊體聯(lián)接到所述第一供電電壓，而所述至少一個(gè)高壓側(cè)晶體管的漏極聯(lián)接到所述低壓側(cè)晶體管的漏極，并且其中所述低壓側(cè)晶體管的塊體聯(lián)接到所述第二供電電壓。
3.根據(jù)權(quán)利要求1所述的電子裝置，其中所述副級包含單個(gè)低壓側(cè)晶體管與第一和第二高壓側(cè)晶體管，其中所述第一和所述第二高壓側(cè)晶體管的溝道串聯(lián)聯(lián)接，并且其中所述第二高壓側(cè)晶體管的源極、柵極和塊體聯(lián)接到所述第一供電電壓，而所述第二高壓側(cè)晶體管的漏極聯(lián)接到所述第一高壓側(cè)晶體管的源極和柵極，并且其中所述第一高壓側(cè)晶體管的漏極和所述低壓側(cè)晶體管的漏極聯(lián)接到所述輸出端，并且其中所述低壓側(cè)晶體管的源極和柵極聯(lián)接到所述第二供電電壓。
4.根據(jù)權(quán)利要求3所述的電子裝置，其中所述第一高壓側(cè)晶體管的塊體和所述低壓側(cè)晶體管的塊體聯(lián)接到所述第二供電電壓。
5.根據(jù)權(quán)利要求3所述的電子裝置，其中所述第二高壓側(cè)晶體管是PMOS晶體管并且聯(lián)接到作為第一供電電壓的正供電電壓，所述第一高壓側(cè)晶體管是NMOS晶體管，并且所述低壓側(cè)晶體管是NMOS晶體管并且聯(lián)接到作為第二供電電壓的負(fù)供電電壓。
6.根據(jù)權(quán)利要求1所述的電子裝置，其中所述副級包含單個(gè)高壓側(cè)晶體管和單個(gè)低壓側(cè)晶體管，其中所述高壓側(cè)晶體管的源極、柵極和塊體聯(lián)接到所述第一供電電壓，并且所述高壓側(cè)晶體管的漏極聯(lián)接到所述低壓側(cè)晶體管的源極和柵極，并且其中所述低壓側(cè)晶體管的塊體聯(lián)接到所述第二供電電壓，并且所述第二節(jié)點(diǎn)聯(lián)接到所述低壓側(cè)晶體管的漏極。
7.根據(jù)權(quán)利要求7所述的電子裝置，其中所述高壓側(cè)晶體管是聯(lián)接到作為第一供電電壓的正供電電壓的PMOS晶體管，并且所述低壓側(cè)晶體管是聯(lián)接到作為第二供電電壓的負(fù)供電電壓的NMOS晶體管。
8.根據(jù)權(quán)利要求7所述的電子裝置，包含第一集成電路或子電路和第二集成電路或子電路，其中所述ESD保護(hù)電路的所述輸入端聯(lián)接到所述第一集成電路或子電路，并且所述ESD保護(hù)電路的所述輸出端聯(lián) 接到所述第二集成電路。
【文檔編號(hào)】H02H9/04GK103515939SQ201310250001
【公開日】2014年1月15日 申請日期:2013年6月21日 優(yōu)先權(quán)日:2012年6月21日
【發(fā)明者】K·T·塔黑扎德卡斯察尼 申請人:德克薩斯儀器德國股份有限公司