專利名稱：改良式電荷幫浦電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種電荷幫浦電路，特別是指一種應(yīng)用于鎖相回路中的電 荷幫浦電路。
背景技術(shù)：
電荷幫浦是一種可調(diào)節(jié)輸出電壓的大小，以使其提供一輸出大于輸入電 壓的目的的電路。因此，常被廣泛用以提供閃存存儲(chǔ)器各種模式的電壓。盡管，升壓也可以使用DC-DC轉(zhuǎn)換器來替代，但代價(jià)是成本和印刷電路板所占 的面積都會(huì)比電荷幫浦高。電荷幫浦電路(charge pump circuit)的另一用途是用于鎖相回路，如圖la 所示，包含一參考信號(hào)產(chǎn)生器1輸出一參考電壓Vref至相位頻率比較器3。 而一振蕩頻率除法器6則是輸出一(振蕩頻率/N)的信號(hào)至相位頻率比較器3， 再與Vref進(jìn)行比較，并據(jù)此控制電荷幫浦電路10的輸出至兩者相位差(phase difference)為0。電荷幫浦電路10通過一低通濾波器5以供應(yīng)電壓控制振蕩器 4一電壓以輸出一振蕩頻率，此振蕩頻率也同時(shí)饋入頻率除法器6而形成反饋。圖lb為一典型的電荷幫浦本身的電路。電荷幫浦電路10是在電源VDD 與地之間，由上而下迭接第二 PMOS晶體管P2、第一 PMOS晶體管Pl、第 一 NMOS晶體管Nl及第二 NMOS晶體管N2。第一 PMOS晶體管Pl的漏極 和第一 NMOS晶體管Nl的漏極的連接端引出一輸出節(jié)點(diǎn)OUT。輸出節(jié)點(diǎn) OUT的信號(hào)饋入至一低通濾波器5，例如一電阻R與電容C所組成的低通濾 波器。其中，第一PMOS晶體管Pl由第一偏壓信號(hào)vbl所控制；第一NMOS 晶體管N1由第二偏壓信號(hào)vb2所控制。vbl提供一足以開啟第一 PMOS晶體管Pl的固定偏壓，只要脈波信號(hào)UPB在O(低態(tài))的狀態(tài)時(shí)，就可以輸出電流至低通濾波器5，再至負(fù)載，例如 像是電壓控制振蕩器。相對(duì)地，vb2提供另一足以開啟第一NMOS晶體管N1的固定偏壓，只要 脈波信號(hào)DN在l(高態(tài))的狀態(tài)時(shí)，就可由低通濾波器5自O(shè)UT端流入電流 而通過第一 NMOS晶體管Nl、第二 NMOS晶體管N2至地端?，F(xiàn)有的電荷幫浦電路10的問題是出在當(dāng)UPB由0切換為1時(shí)的瞬間， 第一 PMOS晶體管Pl并不會(huì)很快的關(guān)閉。如圖4所示，第一 PMOS晶體管 Pl的源極電壓Vs是會(huì)慢慢放電再關(guān)閉的。同樣地，在DN由1切換為0時(shí)的瞬間，第一 NMOS晶體管Nl并不會(huì) 很快的關(guān)閉。因?yàn)榈谝籒MOS晶體管Nl的源極電壓Vs是很低的，它不會(huì)在 關(guān)掉第二 NMOS晶體管N2的瞬間電壓就升高。有鑒于此，本發(fā)明的一目的便是在解決上述脈波信號(hào)切換瞬間的暫態(tài)問題。發(fā)明內(nèi)容本發(fā)明提供一種改良式電荷幫浦電路，至少包含 一電荷幫浦電路，由上而下包含一第二PMOS晶體管、第一PMOS晶體管、第一NMOS晶體管及 第二NMOS晶體管依序迭接，其中，所述的第一PMOS晶體管與所述的第一 NMOS晶體管的連接端是輸出端，且所述的第一PMOS晶體管以第一固定偏 壓控制、所述的第二PMOS晶體管由周期性第一脈波信號(hào)控制，兩者形成充 電段，以對(duì)一低通濾波電路充電，所述的第一NMOS晶體管以第二固定偏壓 控制，所述的第二NMOS晶體管由周期性第二脈波信號(hào)兩者形成放電段以提 供一低通濾波電路放電路徑；及一電荷幫浦電路每階段充電或放電切換時(shí)暫 態(tài)現(xiàn)象消除電路，所述的暫態(tài)現(xiàn)象消除電路包含由一快速拉低電位電路及快 速拉高電位電路所組成的族群的其中的一者或二者共同所組成，所述的快速 拉低電位電路具有一柵極與漏極相連接的第三PMOS晶體管、 一第一電流源連接于所述的第三PMOS晶體管的柵極與地端之間，所述的第三PMOS晶體 管的柵極由一第一門控PMOS晶體管連接至所述的電荷幫浦電路的所述的第 二PMOS晶體管與所述的第一PMOS晶體管連接的第一節(jié)點(diǎn)，當(dāng)所述的電荷 幫浦電路每階段充電切換時(shí)，將所述的第一節(jié)點(diǎn)的電壓拉低，所述的快速拉 高電位電路，具有一柵極與漏極相連接的第三NMOS晶體管、 一第二電流源 連接于所述的第三NMOS晶體管的漏極與電源端之間，所述的第三NMOS晶 體管的柵極由一第一門控NMOS晶體管連接至所述的電荷幫浦電路的第一 NMOS晶體管及第二NMOS晶體管接接的第二節(jié)點(diǎn)，當(dāng)所述的電荷幫浦電路 每階段放電切換時(shí)，將所述的第二節(jié)點(diǎn)的電壓拉高。本發(fā)明提供一種改良式電荷幫浦電路，至少包含 一電荷幫浦電路，由 上而下包含一第二PMOS晶體管、第一PMOS晶體管、第一NMOS晶體管及 第二NMOS晶體管依序迭接，其中，所述的第一PMOS晶體管與所述的第一 NMOS晶體管的連接端是輸出端，且所述的第一PMOS晶體管以第一固定偏 壓控制、所述的第二PMOS晶體管由周期性第一脈波信號(hào)控制，兩者形成充 電段，以對(duì)一低通濾波電路充電，所述的第一NMOS晶體管以第二固定偏壓 控制，所述的第二NMOS晶體管由周期性第二脈波信號(hào)兩者形成放電段以提 供一低通濾波電路放電路徑； 一快速拉低電位電路具有與所述的電荷幫浦電 路相同數(shù)量與迭接順序的晶體管由一第一門控晶體管連接至所述的電荷幫浦 電路的充電段的第一節(jié)點(diǎn)，所述的第一節(jié)點(diǎn)是所述的第二 PMOS晶體管與所 述的第一PMOS晶體管的連接端，當(dāng)所述的電荷幫浦電路每階段充電切換時(shí)， 將所述的第一節(jié)點(diǎn)的電壓拉低；及一快速拉高電位電路，具有與所述的電荷 幫浦電路相同數(shù)量與迭接順序的晶體管由一第二門控晶體管連接至所述的電 荷幫浦電路的放電段的第二節(jié)點(diǎn)，所述的第二節(jié)點(diǎn)是所述的第二NMOS晶體 管與所述的第一NMOS晶體管的連接端，當(dāng)所述的電荷幫浦電路每階段放電 切換時(shí)，將所述的第二節(jié)點(diǎn)的電壓拉高。本發(fā)明減少了傳統(tǒng)電荷幫浦階段性充電時(shí)切換時(shí)暫態(tài)時(shí)間。同樣，電荷幫浦階段性放電時(shí)切換時(shí)暫態(tài)時(shí)間也顯著減少。由于電荷幫浦階段性充電時(shí) 切換時(shí)，是由另一與電荷幫浦相似環(huán)境的快速拉低電位電路接手，把固定開 啟的晶體管P1關(guān)閉，又可以很快達(dá)到平衡。同樣，由于電荷幫浦階段性放電 時(shí)切換時(shí)，是由另一與電荷幫浦相似環(huán)境的快速拉高電位電路接手，把固定開啟的晶體管N1關(guān)閉，又可以很快達(dá)到平衡。


圖la為一典型的鎖相回路的電路方塊示意圖。 圖lb為現(xiàn)有的電荷幫浦示意圖。 圖2為本發(fā)明的電荷幫浦示意圖。圖3a為現(xiàn)有電荷幫浦在共軛上升脈波信號(hào)切換時(shí)，第一 PMOS晶體管源 極-柵極電壓Vgs的暫態(tài)現(xiàn)象。圖3B為本發(fā)明電荷幫浦在共軛上升脈波信號(hào)切換時(shí)，第一PMOS晶體管源極電流的暫態(tài)現(xiàn)象。圖4為依據(jù)本發(fā)明第一實(shí)施例的電荷幫浦示意圖。附圖標(biāo)號(hào)6頻率除法器 10電荷幫浦電路 20快速拉低電位電路 30快速拉高電位電路 36第二電流源1參考信號(hào)產(chǎn)生器 3相位頻率比較器 4電壓控制振蕩器 5低通濾波器 35第一電流源具體實(shí)施方式
本發(fā)明提供一種可以大幅減少充電控制信號(hào)及放電控制信號(hào)切換時(shí)暫態(tài) 反應(yīng)時(shí)間，進(jìn)而減少因電荷幫浦的電流不匹配所產(chǎn)生的假信號(hào)噪聲(glitch noise) o依據(jù)本發(fā)明的一實(shí)施例，本發(fā)明的改良電荷幫浦電路10請(qǐng)參考圖2所示 的電路示意圖，包含 一電荷幫浦電路IO、 一快速拉低電位電路20、快速拉 高電位電路30、門控晶體管P3(第三PMOS晶體管)及N3(第三NMOS晶體管)。 電荷幫浦電路10的第一節(jié)點(diǎn)Ml通過一第三PMOS晶體管P3連接至快速拉 低電位電路20。第三PMOS晶體管P3由上升脈波信號(hào)UP控制(與信號(hào)UPB 呈共軛反相)。而電荷幫浦電路10的第二節(jié)點(diǎn)M2通過一第三NMOS晶體管 N3由下降脈波信號(hào)DN的共軛信號(hào)DNB控制(兩信號(hào)呈共軛反相)連接至快 速拉低電位電路30。第三NMOS晶體管N3由下降脈波信號(hào)DNB控制。電荷幫浦電路10是在電源VDD與地之間，由上而下迭接第二 PMOS晶 體管P2、第一PM0S晶體管P1、第一NMOS晶體管N1及第二NMOS晶體 管N2。第一PMOS晶體管Pl的漏極和第一 NMOS晶體管Nl的漏極的連接 端引出一輸出節(jié)點(diǎn)OUT。輸出節(jié)點(diǎn)OUT的信號(hào)饋入至一低通濾波器5。此外， 第一 PMOS晶體管Pl由第一偏壓信號(hào)vbl所控制；第一 NMOS晶體管Nl 由第二偏壓信號(hào)vb2所控制。依據(jù)本發(fā)明的一實(shí)施例，第一偏壓信號(hào)vbl與第二偏壓信號(hào)vb2，都是常 數(shù)值。而第二 PMOS晶體管P2的控制信號(hào)是一周期性脈波UPB(與上升脈波 信號(hào)UP呈反相)。第二 NMOS晶體管N2由周期性下降脈波信號(hào)DN所控制。 基本上，當(dāng)UP4(呈高電位時(shí))將第二 PMOS晶體管P2開啟時(shí)，下降脈波信 號(hào)DN —定在低電位以關(guān)閉第二 NMOS晶體管N2。但UP=1與DN=0未必同 步。因此，電流Il將通過第二PMOS晶體管P2、第一PMOS晶體管P1通過 輸出端OUT流入低通濾波器5以進(jìn)行階段性充電。當(dāng)DN4(呈高電位時(shí))將第二NMOS晶體管P1開啟時(shí)，上升脈波信號(hào)UP 一定在低電位0(UPB-1)以關(guān)閉第二PMOS晶體管P2。因此，電流I2將通過 低通濾波器5、輸出端OUT、第一NMOS晶體管Nl、第二NMOS晶體管N2 這條路徑進(jìn)行階段性放電。與傳統(tǒng)電荷幫浦(請(qǐng)參考圖la、圖lb)比較，本發(fā)明的快速拉低電位電路20是用以解決上升脈波信號(hào)UP由1變成0時(shí)，節(jié)點(diǎn)Ml的殘余電壓V^不 能很快的使得第一 PMOS晶體管PI關(guān)閉。若沒有快速拉低電位電路20時(shí)， 將如圖3a所示，Ves,n(傳統(tǒng))的電壓是緩步的放電。有了快速拉低電位電路20 時(shí)電流I，n(本發(fā)明)將借由快速拉低電位電路20來達(dá)到快速放電的目的，如圖 3b所示。為此，快速拉低電位電路20被設(shè)計(jì)成和電荷幫浦電路10相當(dāng)?shù)木w管 數(shù)量與架構(gòu)。仍請(qǐng)參考圖2，快速拉低電位電路20在電源VDD與地之的間， 由上而下包含第五PMOS晶體管P5、第四PMOS晶體管P4、第四NMOS晶 體管N4、第五NMOS晶體管N5迭接。當(dāng)UP=0時(shí)，快速拉低電位電路20 是不會(huì)有任何作用的，因被第三PMOS晶體管P3所隔離。 一旦UP由1轉(zhuǎn)0 時(shí)，快速拉低電位電路20要很快接手。即如圖2所示，即快速拉低電位電路 20的節(jié)點(diǎn)M3制造與電流幫浦節(jié)點(diǎn)Ml相同的環(huán)境。即第四畫OS晶體管N4 與第一 NMOS晶體管Nl的控制信號(hào)相同都是vb2。第五NMOS晶體管N5 隨時(shí)保持待命的開啟狀態(tài)。即第五NMOS晶體管N5的控制信號(hào)是電源電壓 VDD。第五PMOS晶體管P5隨時(shí)保持待命的開啟狀態(tài)，即控制信號(hào)接地。 此外，第四PMOS晶體管P4的漏極和柵極連接在一起，以使得快速拉低電位 20這條電路是暢通的，以使VM1的電壓可以很快的通過第四PMOS晶體管P4、 經(jīng)第第四NMOS晶體管N4、第五NMOS晶體管N5接地而放電以快速關(guān)閉 第一PMOS晶體管P1。另一方面，為解決電荷幫浦電路10階段性放電過程中的暫態(tài)現(xiàn)象(即 DN=1變成0)，與傳統(tǒng)電荷幫浦(請(qǐng)參考圖la、圖lb)比較，本發(fā)明的快速拉 高電位電路30是用以解決下降脈波信號(hào)DN由1變成0時(shí)，節(jié)點(diǎn)M2的殘余 電壓Vm2不能很快的使得第一 NMOS晶體管N1關(guān)閉的問題。艮P，快速拉高 電位電路30是將VM2的電位很快的拉高起來。為此，快速拉高電位電路30也被設(shè)計(jì)成和電荷幫浦電路10相當(dāng)?shù)木w 管數(shù)量與架構(gòu)。仍請(qǐng)參考圖2，快速拉高電位電路30在在電源VDD與地之間，由上而下包含第七PMOS晶體管P7、第六PMOS晶體管P6、第六NMOS 晶體管N6、第七NMOS晶體管N7迭接。當(dāng)DN=0時(shí)，快速拉高電位電路30 是不會(huì)有任何作用的，因被第三NMOS晶體管N3所隔離。一旦DN由1轉(zhuǎn) 0時(shí)，快速拉高電位電路30要很快接手。即如圖2所示，即快速拉高電位電 路30的節(jié)點(diǎn)M4被制造與電流幫浦節(jié)點(diǎn)M2相同的環(huán)境。即第六PMOS晶體 管N6與第一 PMOS晶體管Pl的控制信號(hào)相同都是vbl 。第七PMOS晶體管 P7隨時(shí)保持待命的開啟狀態(tài)。即第七PMOS晶體管P7的控制信號(hào)是接地。 第七NMOS晶體管N7隨時(shí)保持待命的開啟狀態(tài)，即控制信號(hào)接接源VDD。 此外，第六NMOS晶體管N6的漏極和柵極連接在一起，以使得快速拉高電 位30這條電路是暢通的，以使VM2的電壓可以很快的通過第七PMOS晶體管 P7、經(jīng)第六PMOS晶體管P6、第五NMOS晶體管N5、第三NMOS晶體管 N3而把節(jié)點(diǎn)M2的電位VM2拉高，以達(dá)到快速關(guān)閉第一NMOS晶體管N1的 目的。上述實(shí)施例，如圖2所描繪的電路的快速拉低電位電路20中的第五PMOS 晶體管P5、第四NMOS晶體管N4及第五NMOS晶體管N5都是在閑置(standby) 狀態(tài)中就是開啟的，因此，它就相當(dāng)于一個(gè)電流源。這個(gè)電流源35的組成可 以做適當(dāng)?shù)淖兓?，只要產(chǎn)生的效果等效于第一PMOS晶體管Pl、第一NMOS 晶體管N1和第二NMOS晶體管N2三者被開啟時(shí)的總和即可。同樣地，快速拉高電位電路30中的第六PMOS晶體管P6、第七PMOS 晶體管P7及第七NMOS晶體管N7也是在閑置(standby)的狀態(tài)中就是開啟 的，因此，它也相當(dāng)于一個(gè)電流源36。這個(gè)電流源36的組成可以做適當(dāng)?shù)淖?化，只要產(chǎn)生的效果等效于第一 PMOS晶體管Pl、第二 PMOS晶體管P2及 第一NMOS晶體管被開啟時(shí)的總和即可。依據(jù)上述的的觀念，我們可以將圖2的電路圖變化成如圖4。因此，本發(fā)明具有以下的優(yōu)點(diǎn)1.本發(fā)明減少了傳統(tǒng)電荷幫浦階段性充電時(shí)切換時(shí)暫態(tài)時(shí)間。同樣，電荷幫浦階段性放電時(shí)切換時(shí)暫態(tài)時(shí)間也顯著減少。2. 由于電荷幫浦階段性充電時(shí)切換時(shí)，是由另-一與電荷幫浦相似環(huán)境的 快速拉低電位電路接手，把固定開啟的晶體管P1關(guān)閉，又可以很快達(dá)到平衡。3. 同樣，由于電荷幫浦階段性放電時(shí)切換時(shí)，是由另一與電荷幫浦相似環(huán)境的快速拉高電位電路接手，把固定開啟的晶體管N1關(guān)閉，又可以很快達(dá)到平衡。本發(fā)明雖以較佳實(shí)例闡明如上，然其并非用以限定本發(fā)明精神與發(fā)明實(shí) 體。因此，在不脫離本發(fā)明的精神與范圍內(nèi)所作的修改，均應(yīng)包含在權(quán)利要 求范圍內(nèi)。
權(quán)利要求
1.一種改良式電荷幫浦電路，至少包含一電荷幫浦電路，由上而下包含一第二PMOS晶體管、第一PMOS晶體管、第一NMOS晶體管及第二NMOS晶體管依序迭接，其中，所述的第一PMOS晶體管與所述的第一NMOS晶體管的連接端是輸出端，且所述的第一PMOS晶體管以第一固定偏壓控制、所述的第二PMOS晶體管由周期性第一脈波信號(hào)控制，兩者形成充電段，以對(duì)一低通濾波電路充電，所述的第一NMOS晶體管以第二固定偏壓控制，所述的第二NMOS晶體管由周期性第二脈波信號(hào)兩者形成放電段以提供一低通濾波電路放電路徑；及一電荷幫浦電路每階段充電或放電切換時(shí)暫態(tài)現(xiàn)象消除電路，所述的暫態(tài)現(xiàn)象消除電路包含由一快速拉低電位電路及快速拉高電位電路所組成的族群的其中的一者或二者共同所組成，所述的快速拉低電位電路具有一柵極與漏極相連接的第三PMOS晶體管、一第一電流源連接于所述的第三PMOS晶體管的柵極與地端之間，所述的第三PMOS晶體管的柵極由一第一門控PMOS晶體管連接至所述的電荷幫浦電路的所述的第二PMOS晶體管與所述的第一PMOS晶體管連接的第一節(jié)點(diǎn)，當(dāng)所述的電荷幫浦電路每階段充電切換時(shí)，將所述的第一節(jié)點(diǎn)的電壓拉低，所述的快速拉高電位電路，具有一柵極與漏極相連接的第三NMOS晶體管、一第二電流源連接于所述的第三NMOS晶體管的漏極與電源端之間，所述的第三NMOS晶體管的柵極由一第一門控NMOS晶體管連接至所述的電荷幫浦電路的第一NMOS晶體管及第二NMOS晶體管接接的第二節(jié)點(diǎn)，當(dāng)所述的電荷幫浦電路每階段放電切換時(shí)，將所述的第二節(jié)點(diǎn)的電壓拉高。
2. 如權(quán)利要求1所述的改良式電荷幫浦電路，其中上述的第一電流源等 效于所述的第一 PMOS晶體管、所述的第一 NMOS晶體管及所述的第二 NMOS晶體管三者被開啟的總和。
3. 如權(quán)利要求1所述的改良式電荷幫浦電路，其中上述的第二電流源等效于所述的第二 PMOS晶體管、所述的第一 PMOS晶體管及所述的第一 NMOS晶體管三者被開啟的總和。
4. 一種改良式電荷幫浦電路，至少包含一電荷幫浦電路，由上而下包含一第二PMOS晶體管、第一PMOS晶體 管、第一NMOS晶體管及第二NMOS晶體管依序迭接，其中，所述的第一 PMOS晶體管與所述的第一NMOS晶體管的連接端是輸出端，且所述的第一 PMOS晶體管以第一固定偏壓控制、所述的第二PMOS晶體管由周期性第一 脈波信號(hào)控制，兩者形成充電段，以對(duì)一低通濾波電路充電，所述的第一 NMOS晶體管以第二固定偏壓控制，所述的第二NMOS晶體管由周期性第二 脈波信號(hào)兩者形成放電段以提供一低通濾波電路放電路徑；一快速拉低電位電路具有與所述的電荷幫浦電路相同數(shù)量與迭接順序的 晶體管由一第一門控晶體管連接至所述的電荷幫浦電路的充電段的第一節(jié) 點(diǎn)，所述的第一節(jié)點(diǎn)是所述的第二 PMOS晶體管與所述的第一 PMOS晶體管 的連接端，當(dāng)所述的電荷幫浦電路每階段充電切換時(shí)，將所述的第一節(jié)點(diǎn)的 電壓拉低；及一快速拉高電位電路，具有與所述的電荷幫浦電路相同數(shù)量與迭接順序 的晶體管由一第二門控晶體管連接至所述的電荷幫浦電路的放電段的第二節(jié) 點(diǎn)，所述的第二節(jié)點(diǎn)是所述的第二NMOS晶體管與所述的第一NMOS晶體管 的連接端，當(dāng)所述的電荷幫浦電路每階段放電切換時(shí)，將所述的第二節(jié)點(diǎn)的 電壓拉高。
5. 如權(quán)利要求4所述的改良式電荷幫浦電路，其中上述快速拉低電位電 路包含第五PMOS晶體管、第四PMOS晶體管、第四NMOS晶體管、及第五 NMOS晶體管迭接，所述的第四NMOS晶體管具有與所述的第一 NMOS晶 體管相同的控制信號(hào)，而第五PMOS晶體管與第五NMOS晶體管恒開啟。
6. 如權(quán)利要求4所述的改良式電荷幫浦電路，其中上述快速拉低電位電 路的第四PMOS晶體管的漏極與柵極相連，當(dāng)每階段充電切換時(shí)，所述的第一節(jié)點(diǎn)的電壓會(huì)相當(dāng)于所述的第四PMOS晶體管的漏極電壓。
7. 如權(quán)利要求4所述的改良式電荷幫浦電路，其中上述快速拉高電位電 路包含第七PMOS晶體管、第六PMOS晶體管、第六NMOS晶體管、及第七 NMOS晶體管迭接，所述的第六PMOS晶體管具有與所述的第一 PMOS晶體 管相同的控制信號(hào)，而第七PMOS晶體管與第七NMOS晶體管恒開啟。
8. 如權(quán)利要求4所述的改良式電荷幫浦電路，其中上述快速拉高電位電 路的第六NMOS晶體管的漏極與柵極相連，當(dāng)每階段放電切換時(shí)，所述的第 二節(jié)點(diǎn)的電壓會(huì)相當(dāng)于所述的第六NMOS晶體管的源極電壓。
全文摘要
一種改良式電荷幫浦電路包含一電荷幫浦電路，由上而下包含一第二PMOS晶體管、第一PMOS晶體管、第一NMOS晶體管及第二NMOS晶體管N2順序迭接于一電源和接地參考點(diǎn)之間，其中，第一PMOS晶體管與第一NMOS晶體管的連接端是輸出端，第一PMOS晶體管以第一固定偏壓控制、第二PMOS晶體管由周期性第一脈波信號(hào)控制，兩者形成充電段以對(duì)一低通濾波電路充電，第一NMOS晶體管以第二固定偏壓控制，第二NMOS晶體管由周期性第二脈波信號(hào)控制，兩者形成放電段以提供一低通濾波電路放電路徑；一快速拉低電位電路及一快速拉高電位電路。
文檔編號(hào)H02M3/07GK101409504SQ20071018096
公開日2009年4月15日 申請(qǐng)日期2007年10月10日 優(yōu)先權(quán)日2007年10月10日
發(fā)明者謝明宏, 陳政宏 申請(qǐng)人:達(dá)盛電子股份有限公司