引線框架的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及芯片封裝領(lǐng)域，特別是涉及引線框架。
【背景技術(shù)】
[0002]隨著集成電路的發(fā)展，集成電路越來越小型化，經(jīng)過多年的摸索發(fā)展，根據(jù)低成本、高封裝數(shù)量封裝需求的市場(chǎng)變化。相對(duì)于封裝成本較高的BGA、MCM等產(chǎn)品，組合功能的多芯片集成封裝已經(jīng)成為封裝的一大趨勢(shì)，由此產(chǎn)生了雙入線封裝(dual inline-pinpackage，DIP)平面多載體、多芯片封裝，且發(fā)展趨勢(shì)極為迅速。
[0003]目前集成電路封裝，DIP系列產(chǎn)品封裝制造大多為單載體或雙載體的兩排引線框架模式，在承載芯片的基島設(shè)計(jì)上，大多采用單個(gè)或兩個(gè)基島的設(shè)計(jì)。該設(shè)計(jì)實(shí)現(xiàn)封裝的芯片數(shù)量較少(I個(gè)或2個(gè))，無法實(shí)現(xiàn)不同電位的大功率芯片的合封，并且引線框架導(dǎo)熱迅速，各個(gè)芯片散熱效果差;且對(duì)封裝廠來說產(chǎn)品成本較高(I個(gè)芯片或2個(gè)芯片需求較長(zhǎng)焊線、較多包封樹脂)。
【實(shí)用新型內(nèi)容】
[0004]基于此，有必要針對(duì)無法實(shí)現(xiàn)不同電位的大功率芯片的合封、各個(gè)芯片散熱效果差的問題，提供一種引導(dǎo)框架。
[0005]—種引線框架，包括若干個(gè)引線框架單元，所述引線框架單元設(shè)有用于放置芯片的第一基島、第二基島和第三基島和多個(gè)管腳，所述第一基島、第二基島、第三基島相互間隔成行或成列分布;且所述管腳位于所述第一基島、第二基島和第三基島的兩側(cè)。
[0006]在其中一個(gè)實(shí)施例中，所述第一基島、第三基島的面積均大于所述第二基島的面積，且所述第一基島、第三基島的位于所述引線框架單元的兩側(cè)。
[0007]在其中一個(gè)實(shí)施例中，所述管腳的數(shù)目為16個(gè)，第一管腳到第八管腳依次位于所述第一基島、第二基島和第三基島的一側(cè);所述第九管腳到第十六管腳依次位于所述第一基島、第二基島和第三基島的另一側(cè);其中，第一管腳、第十六管腳分別與第一基島連接;所述第五管腳、第十二管腳、第十三管腳分別與所述第二基島連接;所述第八管腳、第九管腳分別與所述第三基島連接。
[0008]在其中一個(gè)實(shí)施例中，所述第一基島、第二基島和第三基島中相鄰兩基島的間距符合最小爬電距離的要求，其間距大于等于0.3毫米。
[0009]在其中一個(gè)實(shí)施例中，所述第一基島與所述第一基島兩側(cè)的管腳的間距，所述第二基島與所述第二基島兩側(cè)的管腳的間距，以及所述第三基島與所述第三基島兩側(cè)的管腳的間距均符合最小爬電距離的要求。
[0010]在其中一個(gè)實(shí)施例中，所述管腳中還設(shè)有打線區(qū)，在所述打線區(qū)中還設(shè)有通孔，用于增加塑封后的結(jié)合力。
[0011]在其中一個(gè)實(shí)施例中，若干個(gè)所述引線框架單元陣列排布，相鄰的兩個(gè)引線框架單元間的列間距為13.716 ± 0.25mm。
[0012]在其中一個(gè)實(shí)施例中，所述引線框架為銅或銅合金或鐵鎳合金或鐵引線框架中的一種。
[0013]在合封芯片的過程中，第一基島、第三基島用于放置大功率的芯片，由于第一基島、第三基島的位于引線框架單元的兩側(cè)，可以有效的利用引線框架單元兩端的有效區(qū)域，加大了散熱區(qū)域的面積，有效減小熱阻，提高了散熱能力。
【附圖說明】
[0014]圖1為引線框架單元的結(jié)構(gòu)示意圖；
[0015]圖2為若干個(gè)引線框架單元組合而成的陣列排布圖。
【具體實(shí)施方式】
[0016]為了便于理解本實(shí)用新型，下面將參照相關(guān)附圖對(duì)本實(shí)用新型進(jìn)行更全面的描述。附圖中給出了本實(shí)用新型的較佳實(shí)施例。但是，本實(shí)用新型可以以許多不同的形式來實(shí)現(xiàn)，并不限于本文所描述的實(shí)施例。相反地，提供這些實(shí)施例的目的是使對(duì)本實(shí)用新型的公開內(nèi)容的理解更加透徹全面。
[0017]除非另有定義，本文所使用的所有的技術(shù)和科學(xué)術(shù)語與屬于本實(shí)用新型的技術(shù)領(lǐng)域的技術(shù)人員通常理解的含義相同。本文中在本實(shí)用新型的說明書中所使用的術(shù)語只是為了描述具體的實(shí)施例的目的，不是旨在限制本實(shí)用新型。本文所使用的術(shù)語“和/或”包括一個(gè)或多個(gè)相關(guān)的所列項(xiàng)目的任意的和所有的組合。
[0018]如圖1所示的為引線框架單元的結(jié)構(gòu)示意圖，圖中引線框架單元10設(shè)有用于放置芯片的第一基島110、第二基島120和第三基島130和多個(gè)管腳(Al?A16)。第一基島110、第二基島120、第三基島130相互間隔成行或成列分布。第一基島110、第二基島120和第三基島130中相鄰兩基島的間距符合最小爬電距離的要求，其間距大于等于0.3毫米。在本實(shí)施例中，第一基島110與第二基島120的間距dl、第二基島120與第三基島130的間距d2均符合最小爬電距離的要求。基島到基島的間距大于等于0.3mm，在本實(shí)施例中，其間距dl、d2均為
0.4mmo
[0019]管腳(Al?A16)位于第一基島110、第二基島120和第三基島130的兩側(cè)。在本實(shí)施例中，第一基島110、第二基島120、第三基島130成行且相互間隔排列，可以同時(shí)將三個(gè)芯片合封在一起，即可將三個(gè)芯片分別放置在第一基島110、第二基島120、第三基島130相應(yīng)的位置(D1、D2、D3)。
[0020]在本實(shí)施例中，第一基島110、第三基島130的面積均大于第二基島120的面積，且第一基島110、第三基島130的位于引線框架單元10的兩側(cè)。在本實(shí)施中，第一基島110、第三基島130的面積相等，SI = S3 = 6.9*4.6(mm)2，第二基島120的面積為S2 = 3.7*3.6(mm)2，所列出的尺寸信息在誤差范圍(±0.05mm)內(nèi)波動(dòng)。在其他實(shí)施例中，第一基島110、第三基島130的面積也可以不相等。在具體的封裝過程中，根據(jù)各個(gè)芯片的尺寸信息來調(diào)節(jié)第一基島110、第二基島120、第三基島130的面積。在合封芯片的過程中，第一基島110、第三基島130用于放置大功率的芯片(D1、D3)，由于第一基島110、第三基島130的位于引線框架單元10的兩側(cè)，可以有效的利用引線框架單元10兩端的有效區(qū)域，加大了散熱區(qū)域