掩模與半導體結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開了一種半導體結(jié)構(gòu)與掩模。半導體結(jié)構(gòu)形成于基底上，其包括第一區(qū)與第二區(qū)；第一區(qū)包圍第二區(qū)；第一區(qū)具有第一圖案密度；而第二區(qū)具有第二圖案密度，其中第一圖案密度小于第二圖案密度；第二區(qū)包括中央?yún)^(qū)與邊界區(qū)；中央?yún)^(qū)具有第一臨界尺寸；邊界區(qū)具有第二臨界尺寸，其中第一臨界尺寸與第二臨界尺寸之間的變異量小于6.5％。
【專利說明】
掩模與半導體結(jié)構(gòu)
技術(shù)領(lǐng)域
[0001]本發(fā)明是有關(guān)于一種掩模與半導體結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著半導體結(jié)構(gòu)的臨界尺寸(Critical Dimens1n, CD)日漸縮小，對光刻工藝的分辨率(Resolut1n)的要求也愈來愈高。一般而言，在同一半導體結(jié)構(gòu)上，通常會具有高圖案密度元件區(qū)(如存儲單元區(qū)或陣列區(qū))與低圖案密度元件區(qū)(如周邊區(qū))。在高圖案密度元件區(qū)接近低圖案密度元件區(qū)的邊界區(qū)(Boundary Reg1n)，容易因為圖案密度的差異過大，而導致半導體結(jié)構(gòu)上的不均勻孔洞，甚至是盲孔(Blind Hole)缺陷的產(chǎn)生，使得產(chǎn)品的可靠度(Reliability)降低。因此，如何改善上述邊界區(qū)的臨界尺寸的均勻度，降低半導體結(jié)構(gòu)上的缺陷以及盲孔，進而提高產(chǎn)品的可靠度將成為一門重要的課題。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供一種掩模與半導體結(jié)構(gòu)，其可改善掩模與半導體結(jié)構(gòu)的臨界尺寸的均勻性。
[0004]本發(fā)明提供一種半導體結(jié)構(gòu)，其可減少上述邊界區(qū)中不均勻孔洞以及盲孔的問題。
[0005]本發(fā)明提供一種半導體結(jié)構(gòu)，其可應(yīng)用在接觸孔(Contact Hole，C/Η)、線與間隙(Line/Space，L/S)、單一溝道(ISO Trench)以及單一線(ISO Line)的結(jié)構(gòu)。
[0006]本發(fā)明提供一種半導體結(jié)構(gòu)，其形成于基底上。上述半導體結(jié)構(gòu)包括第一區(qū)與第二區(qū)。第一區(qū)具有第一圖案密度。第二區(qū)具有第二圖案密度，第一區(qū)包圍第二區(qū)，且第一圖案密度小于第二圖案密度。第二區(qū)包括中央?yún)^(qū)與邊界區(qū)。中央?yún)^(qū)具有第一臨界尺寸。邊界區(qū)具有第二臨界尺寸，其中第一臨界尺寸與第二臨界尺寸之間的變異量小于6.5%。
[0007]在本發(fā)明的一實施例中，上述第一區(qū)的寬度至少為350 μ m0
[0008]在本發(fā)明的一實施例中，上述第二區(qū)為存儲單元陣列區(qū)、存儲單元區(qū)或陣列區(qū)。上述存儲單元陣列區(qū)中每一圖案的長度為36nm至120nm，寬度為36nm至120nm，每一圖案的間距(Pitch)為 76nm 至 240nm。
[0009]在本發(fā)明的一實施例中，上述第二區(qū)包括至少一種圖案，上述至少一種圖案包括開口、線、片或其組合。
[0010]本發(fā)明提供一種掩模包括透明基板與遮蔽層。上述遮蔽層位于透明基板上。遮蔽層包括第一區(qū)與第二區(qū)。第一區(qū)具有多個次解析輔助圖案(Sub-Resolut1n AssistFeatures, SRAF)。第二區(qū)具有多個主圖案。第一區(qū)包圍第二區(qū)，且第一區(qū)的寬度至少為1400 μmD
[0011]在本發(fā)明的一實施例中，上述第二區(qū)包括中央?yún)^(qū)與邊界區(qū)。中央?yún)^(qū)具有第一臨界尺寸。邊界區(qū)具有第二臨界尺寸。第一臨界尺寸與第二臨界尺寸之間的變異量小于1.7%。
[0012]在本發(fā)明的一實施例中，上述第一區(qū)與第二區(qū)相距0.048 μπι至0.48 μm的距離。
[0013]在本發(fā)明的一實施例中，上述第二區(qū)為存儲單元陣列區(qū)、存儲單元區(qū)或陣列區(qū)。
[0014]在本發(fā)明的一實施例中，上述主圖案包括至少一種圖案，上述至少一種圖案包括方形、矩形、線形或其組合，上述次解析輔助圖案包括方形、矩形、或線形。
[0015]在本發(fā)明的一實施例中，上述次解析輔助圖案在經(jīng)過曝光工藝與顯影工藝后，不會成像于基底上。
[0016]在本發(fā)明的一實施例中，上述每一次解析輔助圖案的線寬為60nm至200nm。
[0017]在本發(fā)明的一實施例中，上述次解析輔助圖案的排列方向與主圖案的排列方向的夾角為O度至180度。
[0018]基于上述，本發(fā)明的掩?？衫镁哂卸鄠€次解析輔助圖案包圍在多個主圖案的周圍，以改善在多個主圖案的中央?yún)^(qū)與邊界區(qū)的間的臨界尺寸的均勻度，并減少邊界區(qū)中缺陷與盲孔的產(chǎn)生。
[0019]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。
【附圖說明】
[0020]圖1A是依照本發(fā)明的實施例所繪示的掩模示意圖。
[0021]圖1B是圖1A中第二區(qū)的主圖案的局部放大示意圖。
[0022]圖1C是圖1A中第一區(qū)的次解析輔助圖案的局部放大示意圖。
[0023]圖2是依照本發(fā)明的實施例應(yīng)用圖1A的掩模所形成的半導體結(jié)構(gòu)的上視圖。
[0024]圖3為比較例I的掩模自邊界區(qū)的角落到中央?yún)^(qū)的間的主圖案的臨界尺寸值。
[0025]圖4為本發(fā)明的實驗例I的掩模自邊界區(qū)的角落到中央?yún)^(qū)的間的主圖案的臨界尺寸值。
[0026]圖5為比較例2自基底邊界區(qū)的角落到中央?yún)^(qū)的間的半導體結(jié)構(gòu)的臨界尺寸值。
[0027]圖6為本發(fā)明的實驗例2自基底邊界區(qū)的角落到中央?yún)^(qū)的間的半導體結(jié)構(gòu)的臨界尺寸值。
[0028]【符號說明】
[0029]10:掩模
[0030]20:半導體結(jié)構(gòu)
[0031]100:透明基板
[0032]102:遮蔽層
[0033]104:次解析輔助圖案
[0034]106、206:主圖案
[0035]110、210:第一區(qū)
[0036]120、220:第二區(qū)
[0037]130、230:中央?yún)^(qū)
[0038]140、240:邊界區(qū)
[0039]200:基底
[0040]CD1、CD2、CD3、CD4:臨界尺寸
[0041]D1、D2:距離
[0042]L:長度
[0043]LW:線寬
[0044]P:間距
[0045]Rwl、Rw2、W:寬度
【具體實施方式】
[0046]圖1A是依照本發(fā)明的實施例所繪示的掩模示意圖。圖2是依照本發(fā)明的實施例應(yīng)用圖1A的掩模所形成的半導體結(jié)構(gòu)的上視圖。
[0047]請參照圖1A，本發(fā)明的實施例的掩模10包括透明基板100與遮蔽層102。透明基板100可例如是玻璃、聚合物或其他合適的透明材料。在本實施例中，掩模10的圖案比例為欲轉(zhuǎn)移圖案的4倍，因此，相較于圖2的半導體結(jié)構(gòu)20的距離、圖案以及尺寸，以下所述掩模10的距離、圖案以及尺寸為放大4倍。但本發(fā)明不限于此，在其他實施例中，掩模10的距離、圖案以及尺寸亦可放大I倍、5倍或10倍不等。
[0048]遮蔽層102位于透明基板100上。在一實施例中，遮蔽層102的材料可以是金屬，例如是鉻(Chr0me，Cr)或其他合適的材料。遮蔽層102的形成方法可以是化學氣相沉積或物理氣相沉積來沉積遮蔽材料層，之后再圖案化?；瘜W氣相沉積例如是等離子體輔助化學氣相沉積、低壓力化學氣相沉積等；物理氣相沉積例如是蒸鍍、濺射、離子束沉積等。
[0049]遮蔽層102包括第一區(qū)110以及被第一區(qū)110包圍的第二區(qū)120。第二區(qū)120例如是存儲單元陣列區(qū)、存儲單元區(qū)或陣列區(qū)。在一實施例中，第一區(qū)110與第二區(qū)120的距離Dl例如是0.048 μπι至0.48 μπι。在第一區(qū)110中，遮蔽層102具有多個次解析輔助圖案104 ;在第二區(qū)120中，遮蔽層102具有多個主圖案106。
[0050]第二區(qū)120包括中央?yún)^(qū)130與在中央?yún)^(qū)130周圍的邊界區(qū)140。在中央?yún)^(qū)130的主圖案106的臨界尺寸為⑶I ;在邊界區(qū)140的主圖案106的臨界尺寸為⑶2。倘若第二區(qū)120為存儲單元陣列區(qū)時，理論上，其臨界尺寸⑶I與臨界尺寸⑶2的大小應(yīng)該相近。然而，當?shù)谝粎^(qū)110與第二區(qū)120的圖案密度差異過大而產(chǎn)生負載效應(yīng)(Loading Effect)時，在中央?yún)^(qū)130的主圖案106的臨界尺寸⑶I與在邊界區(qū)140的主圖案106的臨界尺寸⑶2之間的變異量增加。
[0051]本發(fā)明實施例的掩模10，在第一區(qū)110中設(shè)置多個次解析輔助圖案104，以降低在第一區(qū)110與第二區(qū)120的負載效應(yīng)，藉提升光刻工藝與刻蝕工藝之后在基底200 (圖2)上形成的圖案的臨界尺寸的均勻度。舉例來說，當?shù)谝粎^(qū)110未設(shè)置多個次解析輔助圖案104時，中央?yún)^(qū)130的主圖案106的臨界尺寸⑶I與邊界區(qū)140的主圖案106的臨界尺寸⑶2之間的變異量為2.5%。而在第一區(qū)110中設(shè)置多個次解析輔助圖案104以及第一區(qū)110的寬度Rwl至少為1400 μm時，中央?yún)^(qū)130的主圖案106的臨界尺寸⑶I與邊界區(qū)140的主圖案106的臨界尺寸⑶2之間的變異量可小于1.7%。于此所描述的變異量是將中央?yún)^(qū)130的每一主圖案106之間的工藝規(guī)格(Process Specificat1n)考慮在內(nèi)。倘若不考慮上述工藝規(guī)格，基本上，本實施例的中央?yún)^(qū)130的主圖案106的臨界尺寸⑶I與邊界區(qū)140的主圖案106的臨界尺寸⑶2可完全相同。
[0052]請同時參照圖1A與圖2，在第一區(qū)110中的次解析輔助圖案104經(jīng)過后續(xù)的曝光工藝與顯影工藝后，不會成像于基底200上。反之，在第二區(qū)120的主圖案106則可成像于基底200上。在一實施例中，次解析輔助圖案104與主圖案106內(nèi)的區(qū)域為透光區(qū)域，而掩模10的其他部分皆為非透光區(qū)域。但本發(fā)明實施例不以此為限，在另一實施例中，次解析輔助圖案104與主圖案106內(nèi)的區(qū)域為非透光區(qū)域，而掩模10的其他部分皆為透光區(qū)域亦可成立。次解析輔助圖案104所設(shè)計的線寬足夠小，因此在經(jīng)過后續(xù)的曝光工藝與顯影工藝后，不會成像于基底200上。
[0053]圖1B是圖1A中第二區(qū)的主圖案的局部放大示意圖。圖1C是圖1A中第一區(qū)的次解析輔助圖案的局部放大示意圖。
[0054]請參照圖1B，第二區(qū)120中的主圖案106可包括至少一種圖案。上述至少一種圖案可例如是線、片、或是開口。開口可以是溝道或是接觸窗開口或介層窗開口。上述至少一種圖案的形狀可以是方形、矩形、線形或其組合。在一實施例中，第二區(qū)120例如是存儲單元陣列區(qū)，主圖案106例如是開口，其每一個開口圖案的長度L為144nm至480nm，寬度W為144nm至480nm，間距P為304nm至960nm。但本發(fā)明實施例不以此為限。
[0055]同上述，由于本實施例的掩模10的圖案比例為欲轉(zhuǎn)移圖案的4倍，因此，當掩模10的主圖案106轉(zhuǎn)移至圖2的半導體結(jié)構(gòu)20后，其每一主圖案206的長度為36nm至120nm，寬度為36nm至120nm，每一圖案的間距為76nm至240nmo
[0056]請參照圖1C，在一實施例中，第一區(qū)110的次解析輔助圖案104可包括至少一種圖案。上述至少一種圖案可例如是線或是開口。上述至少一種圖案的形狀可以是方形、矩形、線形、或其組合。圖1C中的次解析輔助圖案104為開口，每一開口的線寬LW可為60nm至200nm。此外，在一實施例中，上述次解析輔助圖案104的排列方向與上述主圖案106的排列方向的夾角可為O度至180度之間的任意角度。舉例來說，在一實施例中，主圖案106為矩形或方形開口，次解析輔助圖案104為線形開口。當沿著主圖案106的矩形開口的長邊的第一方向與沿著次解析輔助圖案104的線長開口的長邊的第二方向為平行時，則表示次解析輔助圖案104的排列方向與主圖案106的排列方向的夾角為O度。另一方面，當主圖案106的矩形開口的長邊的第一方向與沿著次解析輔助圖案104的線形開口的長邊的第二方向為垂直時，則表示次解析輔助圖案104的排列方向與主圖案106的排列方向的夾角為90度。
[0057]圖2是依照本發(fā)明的實施例所繪示的應(yīng)用圖1A的掩模所形成的半導體結(jié)構(gòu)的上視圖。
[0058]請參照圖2，以本發(fā)明上述的掩模10 (圖1A)為掩模，對基底200進行光刻工藝與刻蝕工藝，可于基底200上形成半導體結(jié)構(gòu)20?；?00例如為半導體基底、半導體化合物基底或是絕緣體上娃(Semiconductor Over Insulator，SOI)。半導體例如是IVA族的原子，例如硅或鍺。半導體化合物例如是IVA族的原子所形成的半導體化合物，例如是碳化硅或是硅化鍺，或是IIIA族原子與VA族原子所形成的半導體化合物，例如是砷化鎵。
[0059]半導體結(jié)構(gòu)20包括第一區(qū)210與第二區(qū)220。第一區(qū)210包圍在第二區(qū)220周圍。在一實施例中，第一區(qū)210與第二區(qū)220的距離D2為0.012 μπι至0.12 μπι。第一區(qū)210具有第一圖案密度；第二區(qū)220具有第二圖案密度。第一圖案密度小于第二圖案密度。第二區(qū)220包括中央?yún)^(qū)230與邊界區(qū)240。中央?yún)^(qū)230的構(gòu)件具有臨界尺寸⑶3。邊界區(qū)240的構(gòu)件具有臨界尺寸CD4。第二區(qū)220例如是存儲單元陣列區(qū)、存儲單元區(qū)或陣列區(qū)。第二區(qū)220中的圖案可包括至少一種圖案。上述至少一種圖案可包括開口、線、片、或其組口 O
[0060]習知第一區(qū)210的第一圖案密度小于第二區(qū)220的第二圖案密度，通常會造成中央?yún)^(qū)230的臨界尺寸CD3與邊界區(qū)240的臨界尺寸CD4之間具有較大的變異量。然而，請參照圖1A與圖2，在本發(fā)明實施例中，利用圖1A的掩模10(在多個主圖案106周圍設(shè)置多個次解析輔助圖案104)為掩模，在對基底200進行光刻工藝與刻蝕工藝之后，可以降低第一區(qū)210與第二區(qū)220之間的負載效應(yīng)，改善第二區(qū)220的中央?yún)^(qū)230的臨界尺寸⑶3與邊界區(qū)240的臨界尺寸⑶4的均勻度。在一示范例中，本發(fā)明圖1A的掩模10的第一區(qū)110的寬度Rwl為1400 μπι時，在對基底200進行光刻工藝與刻蝕工藝之后，在中央?yún)^(qū)230的臨界尺寸⑶3與在邊界區(qū)240的臨界尺寸⑶4之間的變異量可小于6.5%。相較于已知中未設(shè)置次解析輔助圖案所形成的半導體結(jié)構(gòu)，其中央?yún)^(qū)的臨界尺寸與其邊界區(qū)的臨界尺寸之間的變異量約為20%。而在本發(fā)明實施例中，半導體結(jié)構(gòu)20的中央?yún)^(qū)230的臨界尺寸CD3與其邊界區(qū)240的臨界尺寸CD4之間的變異量可小于6.5%。因此，本發(fā)明實施例具有更佳的半導體結(jié)構(gòu)20的圖案的臨界尺寸的均勻度。在一實施例中，本發(fā)明圖2的半導體結(jié)構(gòu)20的第一區(qū)210的寬度Rw2為350 μπι。于此所描述的變異量是將工藝規(guī)格考慮在內(nèi)。倘若不考慮上述工藝規(guī)格，基本上，本實施例的半導體結(jié)構(gòu)20的中央?yún)^(qū)230的主圖案206的臨界尺寸⑶3與邊界區(qū)240的主圖案206的臨界尺寸⑶4可完全相同。
[0061]另一方面，當本發(fā)明實施例的掩模10的臨界尺寸⑶I與臨界尺寸⑶2之間的變異量減少，則本發(fā)明實施例的半導體結(jié)構(gòu)20的臨界尺寸CD3與臨界尺寸CD4之間的變異量也隨之減少。如此一來，便可改善中央?yún)^(qū)230的臨界尺寸⑶3與邊界區(qū)240的臨界尺寸⑶4的均勻度，進而降低第一區(qū)210與第二區(qū)220之間的邊界區(qū)240中缺陷與盲孔的產(chǎn)生。
[0062]圖3為比較例I的掩模自邊界區(qū)的角落到中央?yún)^(qū)的間的主圖案的臨界尺寸的變異量。在比較例I中僅第二區(qū)中具有多個主圖案，在第一區(qū)中并不設(shè)置次解析輔助圖案。圖4為本發(fā)明的實驗例I的掩模自邊界區(qū)的角落到中央?yún)^(qū)的間的主圖案的臨界尺寸的變異量。實驗例I的掩模的第二區(qū)中具有多個主圖案；而在第二區(qū)周圍的第一區(qū)中，則設(shè)置多個次解析輔助圖案，且設(shè)置多個次解析輔助圖案的第一區(qū)的寬度為500 μπι。
[0063]依據(jù)圖3的結(jié)果顯示，在比較例I中，當?shù)诙^(qū)為存儲單元陣列區(qū)，每一圖案的臨界尺寸為244X232nm時，靠近邊界區(qū)的曲線較為傾斜且掩模的邊界區(qū)的臨界尺寸與掩模的中央?yún)^(qū)的臨界尺寸的變異量約為2nm至3nm。另一方面，依據(jù)圖4的結(jié)果，實驗例I的掩模的邊界區(qū)的臨界尺寸與掩模的中央?yún)^(qū)的臨界尺寸的曲線較為平坦，顯示邊界區(qū)的臨界尺寸與掩模的中央?yún)^(qū)的臨界尺寸大致無差異。顯然，在比較例I中，掩模的邊界區(qū)與中央?yún)^(qū)的臨界尺寸兩者之間的臨界尺寸的變異量大；而本發(fā)明實驗例I中，掩模的邊界區(qū)與中央?yún)^(qū)的間的臨界尺寸的均勻度較佳。
[0064]在另一實驗例中，掩模中橫軸(X方向)的預設(shè)臨界尺寸(Target MCD)為244nm，而縱軸(Y方向)的預設(shè)臨界尺寸為232nm。當掩模的第一區(qū)中并未設(shè)置多個次解析輔助圖案時，其第二區(qū)中橫軸(X方向)的實際臨界尺寸為246.6nm至242.1nm(即預設(shè)臨界尺寸與實際臨界尺寸之間的變異范圍為4.5nm);而縱軸(Y方向)的實際臨界尺寸為234.5nm至229.3nm(即預設(shè)臨界尺寸與實際臨界尺寸的變異范圍為5.2nm);且其圖案密度為23.2%。然而，當掩模的第一區(qū)中設(shè)置多個次解析輔助圖案之后，其第二區(qū)中橫軸(X方向)的實際臨界尺寸則為247.2nm至243.7nm(即預設(shè)臨界尺寸與實際臨界尺寸的變異范圍為3.5nm);而縱軸(Y方向)的實際臨界尺寸則為235.3nm至231.7nm(即預設(shè)臨界尺寸與實際臨界尺寸的變異范圍為3.6nm);且其圖案密度為30.4%。由此可知，本發(fā)明的掩模在多個主圖案的周圍設(shè)置多個次解析輔助圖案，當?shù)诙^(qū)中掩模的圖案密度從23.2%增加至30.4%時，第二區(qū)中掩模的臨界尺寸范圍從5.2nm改善至3.6nm。如此一來，本發(fā)明的掩模不僅能改善其臨界尺寸的均勻度，而且還可增加其圖案密度，以提高元件集成度。
[0065]圖5為比較例2自基底邊界區(qū)的角落到中央?yún)^(qū)的間的半導體結(jié)構(gòu)的臨界尺寸的變異量。半導體結(jié)構(gòu)為利用比較例I的掩模為掩模，進行光刻工藝與刻蝕工藝后，于基底上形成者。圖6為本發(fā)明的實驗例2自基底邊界區(qū)的角落到中央?yún)^(qū)的間的半導體結(jié)構(gòu)的臨界尺寸的變異量。半導體結(jié)構(gòu)為利用實驗例I的掩模為掩模，進行光刻工藝與刻蝕工藝，于基底上形成者。
[0066]依據(jù)圖5的結(jié)果顯示，在比較例2中，當?shù)诙^(qū)為存儲單元陣列區(qū)，每一圖案的臨界尺寸為46X43nm時，半導體結(jié)構(gòu)的邊界區(qū)的臨界尺寸與半導體結(jié)構(gòu)的中央?yún)^(qū)的臨界尺寸的變異量約為4nm至6nm。很明顯地，邊界區(qū)的曲線較為傾斜，變異量相當大。另一方面，實驗例2的半導體結(jié)構(gòu)的邊界區(qū)的臨界尺寸與半導體結(jié)構(gòu)的中央?yún)^(qū)的臨界尺寸的曲線較為平坦，顯示邊界區(qū)的臨界尺寸與中央?yún)^(qū)的臨界尺寸大致無差異。顯然，在比較例2中，邊界區(qū)與中央?yún)^(qū)的構(gòu)件的臨界尺寸兩者之間的臨界尺寸的變異量大；而本發(fā)明實驗例2中，邊界區(qū)與中央?yún)^(qū)的間的構(gòu)件的臨界尺寸的均勻度較佳。
[0067]綜上所述，本發(fā)明的掩模在多個主圖案的周圍設(shè)置多個次解析輔助圖案，可以降低第一區(qū)與第二區(qū)的間的負載效應(yīng)，藉此改善第二區(qū)中的中央?yún)^(qū)與邊界區(qū)的間的臨界尺寸的變異量。然后利用本發(fā)明實施例的掩模為掩模，進行光刻工藝與刻蝕工藝，使得半導體結(jié)構(gòu)的第二區(qū)中的中央?yún)^(qū)與邊界區(qū)的間的臨界尺寸的變異量小于6.5%。如此一來，本發(fā)明不但可改善掩模與半導體結(jié)構(gòu)的臨界尺寸的均勻性，更可進一步降低本發(fā)明的半導體結(jié)構(gòu)在上述邊界區(qū)中的缺陷與盲孔的產(chǎn)生，以提高產(chǎn)品的可靠度。
[0068]雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，故本發(fā)明的保護范圍當視隨附的權(quán)利要求范圍所界定的為準。
【主權(quán)項】
1.一種半導體結(jié)構(gòu)，形成于一基底上，該半導體結(jié)構(gòu)包括: 一第一區(qū)，具有一第一圖案密度；以及 一第二區(qū)，具有一第二圖案密度，其中該第一區(qū)包圍該第二區(qū)，且該第一圖案密度小于該第二圖案密度， 其中該第二區(qū)包括: 一中央?yún)^(qū)，具有一第一臨界尺寸；以及 一邊界區(qū)，具有一第二臨界尺寸，其中該第一臨界尺寸與該第二臨界尺寸之間的變異量小于6.5%。2.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中該第一區(qū)的寬度至少為350μπι。3.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中該第二區(qū)為一存儲單元陣列區(qū)、一存儲單元區(qū)或一陣列區(qū)，每一圖案的長度為36nm至120nm，寬度為36nm至120nm，每一圖案的間距為 76nm 至 240nm。4.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中該第二區(qū)包括至少一種圖案，該至少一種圖案包括開口、線、片、或其組合。5.一種掩模，包括: 一基板；以及 一遮蔽層，位于該透明基板上，其中該遮蔽層包括: 一第一區(qū)，具有多個次解析輔助圖案；以及 一第二區(qū)，具有多個主圖案， 其中該第一區(qū)包圍該第二區(qū)，且該第一區(qū)的寬度至少為1400 μπι。6.根據(jù)權(quán)利要求5所述的掩模，其中該第二區(qū)包括: 一中央?yún)^(qū)，具有一第一臨界尺寸；以及 一邊界區(qū)，具有一第二臨界尺寸，其中該第一臨界尺寸與該第二臨界尺寸之間的變異量小于1.7%。7.根據(jù)權(quán)利要求5所述的掩模，其中該第一區(qū)與該第二區(qū)相距0.048 μπι至0.48 μπι的距離。8.根據(jù)權(quán)利要求5所述的掩模，其中該第二區(qū)為一存儲單元陣列區(qū)、一存儲單元區(qū)或一陣列區(qū)。9.根據(jù)權(quán)利要求5所述的掩模，其中這些主圖案包括至少一種圖案，該至少一種圖案包括方形、矩形、線形或其組合；這些次解析輔助圖案包括方形、矩形、或線形。10.根據(jù)權(quán)利要求5所述的掩模，其中這些次解析輔助圖案在經(jīng)過曝光工藝與顯影工藝后，不會成像于一基底上。
【文檔編號】G03F1/54GK105826314SQ201510001836
【公開日】2016年8月3日
【申請日】2015年1月4日
【發(fā)明人】蔡豐年
【申請人】旺宏電子股份有限公司