半導(dǎo)體結(jié)構(gòu)的形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制作領(lǐng)域技術(shù)，特別涉及一種半導(dǎo)體結(jié)構(gòu)的形成方法。
【背景技術(shù)】
[0002]隨著超大規(guī)模集成電路工藝技術(shù)的不斷進(jìn)步，半導(dǎo)體器件的特征尺寸不斷縮小，芯片面積持續(xù)增大，互連結(jié)構(gòu)的延遲時(shí)間已經(jīng)可以與器件門延遲時(shí)間相比較。人們面臨著如何克服由于連接長度的急速增長而帶來的RC(R指電阻，C指電容)延遲顯著增加的問題。特別是由于金屬布線線間電容的影響日益嚴(yán)重，造成器件性能大幅度下降，已經(jīng)成為半導(dǎo)體工業(yè)進(jìn)一步發(fā)展的關(guān)鍵制約因素。為了減小互連造成的RC延遲，現(xiàn)已采用了多種措施。
[0003]互連結(jié)構(gòu)之間的寄生電容和互連電阻造成了信號(hào)的傳輸延遲。由于銅具有較低的電阻率，優(yōu)越的抗電迀移特性和高的可靠性，能夠降低金屬的互連電阻，進(jìn)而減小總的互連延遲效應(yīng)，現(xiàn)已由常規(guī)的鋁互連改變?yōu)榈碗娮璧你~互連。同時(shí)降低互連之間的電容同樣可以減小延遲，而寄生電容C正比于電路層絕緣介質(zhì)的相對介電常數(shù)k，因此使用低k材料或超低k材料作為不同電路層的絕緣介質(zhì)代替?zhèn)鹘y(tǒng)的S12介質(zhì)已成為滿足高速芯片的發(fā)展的需要。
[0004]然而，現(xiàn)有技術(shù)形成的包括有互連結(jié)構(gòu)的半導(dǎo)體結(jié)構(gòu)性能仍有待提高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問題是提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，避免形成有機(jī)分布層，從而避免介質(zhì)層暴露在去除有機(jī)分布層的工藝環(huán)境中，防止介質(zhì)層受到損傷，使得介質(zhì)層保持良好的性能，進(jìn)而提高半導(dǎo)體結(jié)構(gòu)的電學(xué)性能。
[0006]為解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括:提供基底、位于基底表面的介質(zhì)層以及位于介質(zhì)層表面的鈍化層；刻蝕所述鈍化層以及介質(zhì)層，形成貫穿介質(zhì)層且暴露出基底表面的通孔；形成填充滿所述通孔的第一導(dǎo)電層，所述第一導(dǎo)電層與鈍化層頂部齊平；在所述鈍化層表面形成具有開口的圖形層，所述開口至少位于第一導(dǎo)電層的上方，且所述開口尺寸大于通孔尺寸；以所述圖形層為掩膜，沿開口刻蝕部分厚度的介質(zhì)層，在所述介質(zhì)層內(nèi)形成溝槽；形成填充滿所述溝槽的第二導(dǎo)電層，所述第二導(dǎo)電層與第一導(dǎo)電層電連接；去除高于介質(zhì)層表面的第二導(dǎo)電層、圖形層以及鈍化層，直至第二導(dǎo)電層與介質(zhì)層頂部齊平。
[0007]可選的，在刻蝕所述介質(zhì)層形成溝槽的過程中，部分厚度的第一導(dǎo)電層被刻蝕去除；形成的第二導(dǎo)電層覆蓋于刻蝕后的第一導(dǎo)電層表面。
[0008]可選的，所述第一導(dǎo)電層被刻蝕的厚度大于、小于或等于介質(zhì)層被刻蝕的厚度。
[0009]可選的，形成所述第一導(dǎo)電層的工藝步驟包括:形成填充滿所述通孔的第一導(dǎo)電膜，所述第一導(dǎo)電膜還覆蓋于鈍化層表面；去除高于鈍化層表面的第一導(dǎo)電膜，形成填充滿通孔且與鈍化層頂部齊平的第一導(dǎo)電層。
[0010]可選的，所述第一導(dǎo)電層的材料為碳納米管。[0011 ] 可選的，在形成所述第一導(dǎo)電層之前，在通孔底部形成金屬催化劑層。
[0012]可選的，所述圖形層為硬掩膜層，所述開口暴露出第一導(dǎo)電層表面以及部分鈍化層表面。
[0013]可選的，所述圖形層的材料為氮化硅、氮氧化硅、氮化鈦或氮化鉭中的一種或幾種。
[0014]可選的，所述圖形層包括:位于鈍化層表面的第一硬掩膜層、以及位于第一硬掩膜層表面的第二硬掩膜層，其中，第一硬掩膜層的材料為氮化鉭，第二硬掩膜層的材料為氮化鈦。
[0015]可選的，形成所述圖形層的工藝步驟包括:形成覆蓋于鈍化層表面以及第一導(dǎo)電層表面的初始圖形層；在所述初始圖形層層表面形成第二光刻膠層；以所述第二光刻膠層為掩膜，刻蝕所述初始圖形層，形成具有開口的圖形層。
[0016]可選的，在形成所述第二光刻膠層之前，還包括步驟:形成覆蓋于鈍化層表面以及第一導(dǎo)電層表面的第二底部抗反射涂層。
[0017]可選的，在所述鈍化層表面形成具有凹槽的掩膜層；然后以所述掩膜層為掩膜，沿凹槽刻蝕所述鈍化層以及介質(zhì)層，形成所述通孔；去除所述掩膜層。
[0018]可選的，在刻蝕形成所述通孔的同時(shí)，刻蝕去除所述掩膜層。
[0019]可選的，所述掩膜層包括具有凹槽的第一光刻膠層。
[0020]可選的，所述掩膜層還包括覆蓋于鈍化層表面的第一底部抗反射涂層，所述第一光刻膠層位于第一底部抗反射涂層表面。
[0021]可選的，所述掩膜層的材料為氮化硅、氮氧化硅、氮化鈦或氮化鉭中的一種或幾種。
[0022]可選的，所述第二導(dǎo)電層包括:位于溝槽側(cè)壁表面的阻擋層、以及位于阻擋層表面的金屬體層。
[0023]可選的，所述阻擋層的材料為T1、Ta、W、TiN, TaN, TiSiN, TaSiN, WN或WC ;所述金屬體層的材料為Cu。
[0024]可選的，所述介質(zhì)層的材料為低k介質(zhì)材料或超低k介質(zhì)材料。
[0025]可選的，所述鈍化層的材料為氧化硅或含碳氧化硅。
[0026]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0027]本發(fā)明提供的技術(shù)方案中，形成貫穿介質(zhì)層且暴露出基底表面的通孔之后，形成填充滿通孔的第一導(dǎo)電層，所述第一導(dǎo)電層與鈍化層頂部齊平；然后在鈍化層表面形成具有開口的圖形層，所述開口至少位于第一導(dǎo)電層上方，且開口尺寸大于通孔尺寸；以圖形層為掩膜，刻蝕介質(zhì)層形成溝槽；然后形成填充滿溝槽的第二導(dǎo)電層，所述第二導(dǎo)電層與第一導(dǎo)電層電連接；去除高于介質(zhì)層表面的第二導(dǎo)電層、圖形層以及鈍化層，直至第二導(dǎo)電層與介質(zhì)層頂部齊平。由于第一導(dǎo)電層與鈍化層頂部齊平，位于圖形層下方的界面高度一致，因此無需額外在第一導(dǎo)電層與鈍化層的頂部和圖形層之間形成有機(jī)分布層，從而避免了去除有機(jī)分布層的工藝對介質(zhì)層造成損傷，使得在形成第一導(dǎo)電層和第二導(dǎo)電層之后介質(zhì)層仍具有較好性能，從而提高半導(dǎo)體結(jié)構(gòu)的電學(xué)性能，例如，半導(dǎo)體結(jié)構(gòu)的可靠性提高、RC延遲效應(yīng)減小。
[0028]進(jìn)一步，刻蝕介質(zhì)層形成凹槽的過程中，部分厚度的第一導(dǎo)電層被刻蝕去除，從而增加形成第二導(dǎo)電層的工藝窗口，提高位于凹槽內(nèi)的第二導(dǎo)電層的填充效果，進(jìn)一步提高半導(dǎo)體結(jié)構(gòu)的電學(xué)性能。
[0029]進(jìn)一步，所述第一導(dǎo)電層的材料為碳納米管，使得第一導(dǎo)電層的具有高強(qiáng)度、良好的傳熱性能以及良好的導(dǎo)電性能；并且，由于第一導(dǎo)電層中的離子不易擴(kuò)散至介質(zhì)層中，因此無需在第一導(dǎo)電層和介質(zhì)層之間形成阻擋層，能夠降低半導(dǎo)體結(jié)構(gòu)的電阻，從而進(jìn)一步減小半導(dǎo)體結(jié)構(gòu)的RC延遲效應(yīng)。
[0030]進(jìn)一步，在刻蝕所述通孔的同時(shí)，刻蝕去除掩膜層，避免額外的去除掩膜層的工藝對介質(zhì)層造成損傷，從而進(jìn)一步提高半導(dǎo)體結(jié)構(gòu)的電學(xué)性能。
[0031]更進(jìn)一步，圖形層包括:位于鈍化層表面的第一硬掩膜層、以及位于第一硬掩膜層表面的第二硬掩膜層，其中，第一硬掩膜層的材料為氮化鉭，第二硬掩膜層的材料為氮化鈦，使得刻蝕介質(zhì)層形成溝槽的刻蝕工藝具有很高的刻蝕選擇比，能夠很好的控制形成的溝槽的形貌和尺寸。
【附圖說明】
[0032]圖1至圖4為本發(fā)明一實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)形成過程的剖面結(jié)構(gòu)示意圖；
[0033]圖5至圖14為本發(fā)明另一實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)形成過程的剖面結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0034]由【背景技術(shù)】可知，現(xiàn)有技術(shù)形成的半導(dǎo)體結(jié)構(gòu)的電學(xué)性能差。
[0035]在一個(gè)具體實(shí)施例中，采用先形成通孔后形成溝槽(via first trench last)的方法形成半導(dǎo)體結(jié)構(gòu)時(shí)包括以下步驟:
[0036]請參考圖1，提供基底100、位于基底100表面的刻蝕停止層101、位于刻蝕停止層101表面的介質(zhì)層102、位于介質(zhì)層102表面的鈍化層103、以及位于鈍化層103表面的具有凹槽105的硬掩膜層104，所述凹槽105定義出后續(xù)形成的溝槽的位置和尺寸。
[0037]為了降低半導(dǎo)體結(jié)構(gòu)的RC延遲效應(yīng)，所述介質(zhì)層102的材料為低k介質(zhì)材料或超低k介質(zhì)材料。
[0038]請參考圖2，形成覆蓋于所述硬掩膜層104表面以及鈍化層103表面的有機(jī)分布層106(0DL，Organic Distribut1n Layer)、位于有機(jī)分布層106表面的底部抗反射涂層107、以及位于底部抗反射圖層107表面的圖形化的光刻膠層108，所述圖形化的光刻膠層108定義出后續(xù)形成通孔的位置和尺寸。
[0039]由于硬掩膜層10