半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種包括抬升源漏區(qū)的FinFET及其制造方法。
【背景技術(shù)】
[0002]隨著器件尺寸等比例縮減至22nm技術(shù)以及以下，諸如鰭片場效應(yīng)晶體管(FinFET)和三柵(tr1-gate)器件的三維多柵器件成為最有前途的新器件技術(shù)之一，這些結(jié)構(gòu)增強(qiáng)了柵極控制能力、抑制了漏電與短溝道效應(yīng)。
[0003]對(duì)于傳統(tǒng)工藝而言，通過如下的步驟來對(duì)包括FinFET、tr1-gate器件的CMOS器件進(jìn)行柵極圖形化以及形成接觸，以便實(shí)現(xiàn)隔離的功能器件:
[0004]1、采用布線-切割(line-and-cut)雙光刻圖形化技術(shù)以及隨后刻蝕柵極堆疊來對(duì)柵極圖形化；
[0005]2、采用統(tǒng)一特征尺寸和節(jié)距(pitch)來沿一個(gè)方向印刷用于柵極圖形化的平行線條；
[0006]3、僅在預(yù)定的網(wǎng)格節(jié)點(diǎn)處布置柵極線端(尖端)；
[0007]4、通過在形成器件間絕緣介質(zhì)層之后光刻以及刻蝕來形成用于器件柵極電極和源/漏極的導(dǎo)電接觸孔。
[0008]上述方法具有一些優(yōu)點(diǎn):
[0009]1、簡化了適用于特殊照明模式的光刻；
[0010]2、消除了使光刻、刻蝕和OPC復(fù)雜化的許多鄰近效應(yīng)。
[0011]FinFET和三柵器件與平面CMOS器件不同，是三維(3D)器件。通常，通過選擇性干法或者濕法刻蝕在體襯底或者SOI襯底上形成半導(dǎo)體鰭片，然后橫跨鰭片而形成柵極堆疊。三維三柵晶體管在垂直鰭片結(jié)構(gòu)的三個(gè)側(cè)邊上均形成了導(dǎo)電溝道，由此提供了“全耗盡”運(yùn)行模式。三柵晶體管也可以具有連接起來的多個(gè)鰭片以增大用于更高性能的總驅(qū)動(dòng)能力。
[0012]然而，隨著FinFET器件進(jìn)入22nm技術(shù)節(jié)點(diǎn)并且進(jìn)一步縮減，對(duì)于3D FinFET、尤其是對(duì)于SOI FinFET而言，用于源漏區(qū)的接觸面積變得非常小，與大尺寸器件的大接觸面積相比，往往難以形成良好的接觸，接觸電阻增大、可靠性降低。此外，在具有非常小的特征尺寸的器件的源漏區(qū)域上外延生長抬升源漏區(qū)變得非常困難。這是因?yàn)镾i相對(duì)而言是硬質(zhì)材料，用于NFET和PFET的抬升源漏區(qū)的失配材料的外延生長可以導(dǎo)致位錯(cuò)，使得柵極堆疊結(jié)構(gòu)兩側(cè)鰭片結(jié)構(gòu)中的源漏擴(kuò)展區(qū)與上方外延生長的抬升源漏區(qū)之間存在較大的界面缺陷，進(jìn)一步導(dǎo)致接觸電阻增大、可靠性降低。

【發(fā)明內(nèi)容】

[0013]由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提高FinFET器件源漏抬升區(qū)與鰭片界面的可靠性。
[0014]為此，本發(fā)明提供了一種半導(dǎo)體器件，包括在襯底上沿第一方向延伸分布的多個(gè)鰭片結(jié)構(gòu)、橫跨多個(gè)鰭片結(jié)構(gòu)沿第二方向延伸分布的柵極堆疊結(jié)構(gòu)、在柵極堆疊結(jié)構(gòu)沿第一方向兩側(cè)的外延生長的抬升源漏區(qū)，其中，柵極堆疊結(jié)構(gòu)沿第一方向兩側(cè)的多個(gè)鰭片結(jié)構(gòu)為多孔鰭片結(jié)構(gòu)。
[0015]其中，多孔鰭片結(jié)構(gòu)的多孔率為55%?70%。
[0016]其中，外延生長的抬升源漏區(qū)不僅分布在多孔鰭片結(jié)構(gòu)的頂部和側(cè)壁，還填充了多孔鰭片結(jié)構(gòu)中的微孔。
[0017]其中，抬升源漏區(qū)的晶格常數(shù)不同于襯底和/或多個(gè)鰭片結(jié)構(gòu)。
[0018]其中，抬升源漏區(qū)的材料選自SiGe, SiGeC, SiC, S1:H、GaAs, GaN、InP、InAs 的任一種及其組合。
[0019]其中，抬升源漏區(qū)與多孔鰭片結(jié)構(gòu)之間還具有緩沖層。
[0020]其中，抬升源漏區(qū)頂部與柵極堆疊結(jié)構(gòu)頂部齊平。
[0021]本發(fā)明還提供了一種半導(dǎo)體器件制造方法，包括:
[0022]在襯底上形成沿第一方向延伸分布的多個(gè)鰭片結(jié)構(gòu)；
[0023]橫跨多個(gè)鰭片結(jié)構(gòu)形成沿第二方向延伸分布的柵極堆疊結(jié)構(gòu)；
[0024]刻蝕柵極堆疊結(jié)構(gòu)沿第一方向兩側(cè)的多個(gè)鰭片結(jié)構(gòu)形成多孔鰭片結(jié)構(gòu)；
[0025]在多孔鰭片結(jié)構(gòu)上外延生長抬升源漏區(qū)。
[0026]其中，所述刻蝕為電化學(xué)刻蝕。
[0027]其中，電化學(xué)刻蝕溶液包含刻蝕劑和清除劑，刻蝕劑選自包含有Br-、Br2, SO42-,Cl-、PO33-, Cr2O72-, CrO42-, Cr3-、CrO2-, 0H-、F-、異丙醇基團(tuán)之中的任一種及其組合，清除劑選自含有巰基(-SH)的氨基酸類化合物、苯酚、無機(jī)亞砷酸、二甲基酰胺、乙醇的任一種及其組合。
[0028]其中，外延生長抬升源漏區(qū)之前進(jìn)一步包括，在多孔鰭片結(jié)構(gòu)上形成緩沖層。
[0029]其中，抬升源漏區(qū)的晶格常數(shù)不同于多孔鰭片結(jié)構(gòu)。
[0030]其中，抬升源漏區(qū)的材料選自SiGe、SiGeC, SiC、S1:H、GaAs, GaN、InP、InAs 的任一種及其組合。
[0031]其中，多個(gè)鰭片結(jié)構(gòu)注入具有P型摻雜。
[0032]其中，外延生長抬升源漏區(qū)之后進(jìn)一步包括，平坦化抬升源漏區(qū)直至暴露柵極堆疊結(jié)構(gòu)。
[0033]依照本發(fā)明的半導(dǎo)體器件及其制造方法，通過電化學(xué)刻蝕工藝形成的軟性多孔鰭片結(jié)構(gòu)吸收一部分失配應(yīng)變以允許上部鰭片結(jié)構(gòu)弛豫，提高FinFET器件源漏抬升區(qū)與鰭片界面的可靠性。
【附圖說明】
[0034]以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中:
[0035]圖1至圖5為依照本發(fā)明的半導(dǎo)體器件的制造方法各步驟的示意圖。
【具體實(shí)施方式】
[0036]以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了能有效提高器件的集成度、提高器件驅(qū)動(dòng)能力的多子鰭片F(xiàn)inFET及其制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請(qǐng)中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹?jí)關(guān)系。
[0037]值得注意的是，以下附圖1至圖5中，每個(gè)圖的左部所示為器件的頂視圖，右部所示為沿頂視圖中Α1-ΑΓ剖面線(垂直鰭片延伸分布的第一方向的剖面線，也即沿第二方向，穿過柵極堆疊結(jié)構(gòu))或者A2-A2’剖面線(平行于A1-A1’方向，位于相鄰鰭片結(jié)構(gòu)之間，穿過外延生長的抬升源漏區(qū))得到的剖視圖。
[0038]如圖1所示，在襯底I上形成多個(gè)第一鰭片1F。提供襯底1，襯底I依照器件用途需要而合理選擇，可包括單晶體娃(Si)、單晶體鍺(Ge)、SO1、GeO1、應(yīng)變娃(Strained Si)、鍺硅(SiGe)，或是化合物半導(dǎo)體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導(dǎo)體例如石墨烯、SiC、碳納管等等。出于與CMOS工藝兼容的考慮，襯底I優(yōu)選地為體Si或SOI。優(yōu)選地，在襯底I上通過LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸發(fā)、濺射等常規(guī)工藝形成硬掩模層(未示出)，其材料可以選自氧化硅、氮化硅、氮氧化硅、非晶碳、類金剛石無定形碳(DLC)等及其組合。在絕緣材料上通過旋涂、噴涂、絲網(wǎng)印刷等工藝形成聚合物材料的光刻膠，隨后采用預(yù)設(shè)的模板曝光、顯影，得到多個(gè)平行的光刻膠線條。以光刻膠線條為掩模，對(duì)絕緣材料進(jìn)行干法刻蝕，在襯底I形成多個(gè)平行的絕緣材料線條構(gòu)成的第一硬掩模線條，沿第一方向延伸分布。例如，硬掩模線條自身的長度/寬度(沿圖1中Α1-ΑΓ方向，也即沿最終器件柵極堆疊延伸方向或稱作第二方向)為50?200nm，平行線條之間的間距、節(jié)距為10?50nm。雖然本發(fā)明圖示中均顯示了周期性的線條，然而實(shí)際上可以依據(jù)版圖設(shè)計(jì)需要合理設(shè)置線條自身寬度與節(jié)距，也即線條布局可以是離散、分立的。隨后，以硬掩模層圖形為掩模，刻蝕襯底1，在襯底I中形成多個(gè)沿第一方向平行分布的第一溝槽IG以及第一溝槽IG之間剩余的襯底I材料所構(gòu)成的第一鰭片1F。溝槽IG的深寬比優(yōu)選地大于5:1。在本發(fā)明一個(gè)實(shí)施例中，刻蝕工藝可以是濕法腐蝕，對(duì)于Si(單晶體Si或者SOI)材質(zhì)的襯底I而言，濕法腐蝕的刻蝕劑為四甲基氫氧化銨(TMAH)或者KOH溶液，對(duì)于其他材質(zhì)(SiGe、Ge、GaN等)可以采用強(qiáng)酸(例如硫酸、硝酸)與強(qiáng)氧化劑(例如雙氧水、含臭氧的去離子水)的組合。在本發(fā)明另一實(shí)施例中，刻蝕工藝?yán)缡堑入x子干法刻蝕或者反應(yīng)離子刻蝕，反應(yīng)氣體可以是碳氟基刻蝕氣體或其他齒素基刻蝕氣體(例如氯氣、氯化氫、溴蒸氣、溴化氫等)。在本發(fā)明一個(gè)實(shí)施例中，在整個(gè)晶片(襯底I)之上，多個(gè)鰭片IF之間具有相同的節(jié)距(pitch)以及相同的尺寸(例如沿A1-A1’方向的寬度，以及沿垂直于Α1-ΑΓ方向的長度和高度)。
[0039]接著如圖2所示，通過熱氧化、熱氮化、PECVD、HDPCVD等工藝，在鰭片IF之間的溝槽IG中形成氧化硅或氮化硅等絕緣介質(zhì)材料層2直至完全覆蓋鰭片結(jié)構(gòu)1F，隨后采用CMP等工藝平坦化直至露出鰭片結(jié)構(gòu)IF頂部(或未示出的硬掩模層圖形)，進(jìn)一步向下刻蝕以部分去除絕緣介質(zhì)材料層2從而暴露鰭片結(jié)構(gòu)IF的部分側(cè)壁，由此剩下的絕緣介質(zhì)材料層2構(gòu)成了第一鰭片IF之間的淺溝槽隔離(STI)2。STI 2的頂部低于鰭片IF的頂部，并且STI 2的厚度優(yōu)選地小于鰭片IF高度的2/3?1/3。優(yōu)選地，形成STI 2之后移除硬掩模圖形，露出鰭片結(jié)構(gòu)1F。
[0040]如圖3所示，在第一鰭片IF以及STI 2之上，形成沿第二方向延伸分布的第一柵極堆疊結(jié)構(gòu)3。采用PECVD、HDPCVD、MBE、ALD、蒸發(fā)、濺射等工藝，依次在第一鰭片IF頂部和側(cè)壁、以及STI2頂部之上沉積形成第一器件層中各個(gè)FinFET器件的柵極絕緣層3A、以及柵極導(dǎo)電層3B。柵極絕緣層3A的材質(zhì)例如是氧化硅、摻氮氧化硅、氮化硅、或其它高K材料，高 k 材料包括但不限于包括選自 Hf02、HfS1^ HfS1N、HfAlO^ HfTaO^ HfLaO^ HfAlS1^HfLaS1x的給基材料(其中，各材料依照多元金屬組分配比以及化學(xué)價(jià)不同，氧原子含量X可合理調(diào)整，例如可為I?6且不限于整數(shù))，或是包括選自Zr02、La2O3, LaAlO3, T12, Y2O3的稀土基高K介質(zhì)