>[0035]根據(jù)圖1中的布局結(jié)構(gòu)，在鰭片11的終端部附近構(gòu)成有虛擬晶體管D1、D2，有源晶體管即N型晶體管N1、N2被布置在離開鰭片11終端部附近的位置。即，鰭片寬度很可能變窄的鰭片11的終端部偏離開有源晶體管N1、N2所在的位置。由此，能夠避免鰭片11終端部的寬度變窄對(duì)有源晶體管N1、N2所造成的影響，從而能夠抑制有源晶體管N1、N2的性能偏差，實(shí)現(xiàn)與局部布線良好的電氣接觸，提高半導(dǎo)體芯片的成品率。
[0036]圖3是示出圖1中的布局結(jié)構(gòu)的比較例的俯視圖。在圖3的布局結(jié)構(gòu)中，布置有比鰭片11短的鰭片11A，在鰭片11A的終端部(用一點(diǎn)劃線示出)附近布置有N型晶體管N1、N2。沒有形成虛擬晶體管。
[0037]如果只考慮實(shí)現(xiàn)圖2中的N0R電路的邏輯功能的話，就不需要虛擬晶體管D1、D2。因此，如果只考慮實(shí)現(xiàn)圖2中的N0R電路的邏輯功能，而不考慮鰭片終端部的寬度變窄所造成的影響來進(jìn)行布局設(shè)計(jì)的話，就可以想到像圖3那樣的、不具備虛擬晶體管D1、D2的布局結(jié)構(gòu)。
[0038]然而，在圖3的布局結(jié)構(gòu)中，由于N型晶體管N1、N2布置在鰭片11A的終端部，因而會(huì)受到由于鰭片11A終端部的寬度變窄所造成的影響，有可能無法獲得所期望的性能。因此，如果采用圖3中的布局結(jié)構(gòu)的話，半導(dǎo)體芯片的性能產(chǎn)生偏差或者成品率降低的可能性就會(huì)很高。特別是，就構(gòu)成傳輸時(shí)鐘信號(hào)的時(shí)鐘樹的單元而言，因?yàn)樾枰种菩阅芷?，所以采用圖1中的布局結(jié)構(gòu)代替圖3中的布局結(jié)構(gòu)更為有效。當(dāng)然，抑制偏差的效果不僅對(duì)于構(gòu)成時(shí)鐘樹的單元有效，對(duì)其它單元也有效。
[0039]需要說明的是，在本實(shí)施方式中，假設(shè)作為有源晶體管的N型晶體管與虛擬晶體管共用源極，但并不限于此。例如，有源晶體管也可以與虛擬晶體管共用漏極?；蛘撸部梢允沁@樣的:作為有源晶體管的P型晶體管與虛擬晶體管共用源極或漏極。另外，也可以是這樣的:與虛擬晶體管共用的源極的節(jié)點(diǎn)和漏極的節(jié)點(diǎn)中的另一節(jié)點(diǎn)被其它虛擬晶體管共用?；蛘?，也可以是這樣的:與虛擬晶體管共用的源極的節(jié)點(diǎn)和漏極的節(jié)點(diǎn)中的另一節(jié)點(diǎn)不被其它晶體管共用。
[0040](第二實(shí)施方式)
[0041]圖4是示出第二實(shí)施方式所涉及的半導(dǎo)體集成電路裝置具備的標(biāo)準(zhǔn)單元的布局結(jié)構(gòu)示例的俯視圖。圖4中的標(biāo)準(zhǔn)單元2是形成如圖2中所示的雙輸入N0R電路的單元，圖2中的各個(gè)晶體管分別由兩個(gè)鰭片構(gòu)成。
[0042]如圖4所示，標(biāo)準(zhǔn)單元2具備沿圖4中的橫向(第一方向)延伸的鰭片11、16、21、22。鰭片11、21用于在N型區(qū)域形成N型晶體管，鰭片16、22則用于在P型區(qū)域形成P型晶體管。即，由鰭片11和沿圖4中的縱向(垂直于第一方向的第二方向)延伸且被設(shè)置在鰭片11上的柵極布線12、13分別構(gòu)成有源晶體管即N型晶體管N1、N2。由作為第二鰭片的鰭片21、和在鰭片21上延伸的柵極布線12、13分別構(gòu)成作為第二有源晶體管的N型晶體管Nla、N2a。
[0043]由鰭片16和沿圖4中的縱向延伸且被設(shè)置在鰭片16上的柵極布線17、12、13、18分別構(gòu)成有源晶體管即？型晶體管？1、？2、？3、？4。由鰭片22和在鰭片22上延伸的柵極布線17、
12、13、18分別構(gòu)成?型晶體管？1&、？23、？33、卩4&。
[0044]在標(biāo)準(zhǔn)單元2的下端設(shè)置有沿圖4中的橫向延伸且供給接地電位的接地布線8a，在標(biāo)準(zhǔn)單元2的上端設(shè)置有沿圖4中的橫向延伸且供給電源電位的電源布線8h。在標(biāo)準(zhǔn)單元2的左右端分別設(shè)置有沿圖4中的縱向延伸的虛擬柵極布線9a、9b。
[0045]進(jìn)而，在鰭片11上構(gòu)成有虛擬晶體管D1、D2，在鰭片21上則構(gòu)成有虛擬晶體管Dla、D2a。即，由鰭片11和與柵極布線12并列設(shè)置在鰭片11上的虛擬柵極布線14構(gòu)成虛擬晶體管D1。此外，由鰭片11和與柵極布線13并列設(shè)置在鰭片11上的虛擬柵極布線15構(gòu)成虛擬晶體管D2 A型晶體管N1與虛擬晶體管D1共用被供給接地電位的源極，N型晶體管N2與虛擬晶體管D2共用被供給接地電位的源極。而且，由鰭片21和在鰭片21上延伸的虛擬柵極布線14構(gòu)成虛擬晶體管Dla。此外，由鰭片21和在鰭片21上延伸的虛擬柵極布線15構(gòu)成虛擬晶體管D2a。N型晶體管Nla與虛擬晶體管D1 a共用被供給接地電位的源極，N型晶體管N2a與虛擬晶體管D2a共用被供給接地電位的源極。虛擬晶體管Dl、D2、Dla、D2a的源極、漏極以及柵極都連接到接地布線8a上。
[0046]N型晶體管N1與虛擬晶體管D1共用源極，并與N型晶體管N2共用漏極。N型晶體管N2與虛擬晶體管D2共用源極，并與N型晶體管N1共用漏極。N型晶體管Nla與虛擬晶體管Dla共用源極，并與N型晶體管N2a共用漏極。N型晶體管N2a與虛擬晶體管D2a共用源極，并與N型晶體管Nla共用漏極。即，在圖4中的布局結(jié)構(gòu)下，在N型區(qū)域，所有的有源晶體管Nl、N2、Nla、Nib與其它晶體管共用源極和漏極兩者的節(jié)點(diǎn)。
[0047]根據(jù)圖4中的布局結(jié)構(gòu)，在鰭片11的終端部附近布置有虛擬晶體管D1、D2，N型晶體管N1、N2被布置在離開鰭片11終端部附近的位置。即，鰭片寬度很可能變窄的鰭片11終端部偏離開有源晶體管N1、N2所在的位置。再有，在鰭片21的終端部附近布置有虛擬晶體管Dla、D2a，N型晶體管Nla、N2a被布置在離開鰭片21終端部附近的位置。即，鰭片寬度很可能變窄的鰭片21終端部偏離開有源晶體管Nla、N2a所在的位置。由此，能夠避免鰭片11終端部的寬度變窄對(duì)有源晶體管N1、N2所造成的影響、以及鰭片21終端部的寬度變窄對(duì)有源晶體管附&、附13所造成的影響，從而能夠抑制有源晶體管附、吧、附&、附13的性能偏差，實(shí)現(xiàn)與局部布線良好的電氣接觸，提高半導(dǎo)體芯片的成品率。
[0048]圖5是示出圖4中的布局結(jié)構(gòu)的比較例的俯視圖。在圖5的布局結(jié)構(gòu)中，為了形成N型晶體管只設(shè)置有一個(gè)鰭片11B，在該鰭片11B終端部(用一點(diǎn)劃線示出)的附近布置有N型晶體管N1 a、N1 b。沒有形成虛擬晶體管。
[0049]若當(dāng)各個(gè)晶體管由兩個(gè)鰭片構(gòu)成時(shí)在不考慮鰭片終端部的寬度變窄所造成的影響的情況下對(duì)圖2中所示的N0R電路(但不包括虛擬晶體管D1、D2)進(jìn)行布局設(shè)計(jì)的話，就可以想到像圖5那樣的布局結(jié)構(gòu)。
[°°50]在圖5的布局結(jié)構(gòu)中，由于N型晶體管N1 a、N2a布置在鰭片11B的終端部附近，因而會(huì)受到由于鰭片11B終端部的寬度變窄所造成的影響，有可能無法獲得所期望的性能。因此，如果采用圖5中的布局結(jié)構(gòu)，半導(dǎo)體芯片的性能產(chǎn)生偏差或者成品率降低的可能性就會(huì)很高。特別是，就構(gòu)成傳輸時(shí)鐘信號(hào)的時(shí)鐘樹的單元而言，因?yàn)樾枰种菩阅芷?，所以采用圖4中的布局結(jié)構(gòu)代替圖5中的布局結(jié)構(gòu)是較為有效的。當(dāng)然，抑制偏差的這一效果不僅對(duì)于構(gòu)成時(shí)鐘樹的單元有效，對(duì)其它單元也有效。
[0051 ]圖6是示出在本實(shí)施方式中的標(biāo)準(zhǔn)單元的其它布局結(jié)構(gòu)示例的俯視圖。圖6中的標(biāo)準(zhǔn)單元24是形成與圖4相同的電路結(jié)構(gòu)的單元，但1^型晶體管【、吧41&4113分別與虛擬晶體管01、02、01&、02&共用漏極。虛擬晶體管01、02、01&、02&的源極和柵極連接到接地布線8&上。
[0052]與圖4中的布局結(jié)構(gòu)同樣，在圖6中的布局結(jié)構(gòu)下，鰭片寬度很可能變窄的鰭片11、21終端部被布置在偏離開有源晶體管附、吧、肌&、吧&所在的位置。由此，能夠避免鰭片11終端部的寬度變窄對(duì)有源晶體管N1、N2所造成的影響、以及鰭片21終端部的寬度變窄對(duì)有源晶體管肌&、肌13所造成的影響，從而能夠抑制有源晶體管肌、吧、肌&、肌13的性能偏差。
[0053]圖7是示出在本實(shí)施方式中的標(biāo)準(zhǔn)單元的其它布局結(jié)構(gòu)示例的俯視圖。圖7中的標(biāo)準(zhǔn)單元28是形成與圖4相同的