一種獲得大面積鐵電薄膜晶體管陣列制備工藝的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及大面積鐵電薄膜晶體管陣列的研究方法，尤其是涉及用于液晶顯示器和用于高密度非揮發(fā)存儲器的大面積晶體管陣列的研究方法。
【背景技術(shù)】
[0002]鐵電薄膜晶體管是利用鐵電薄膜材料替代傳統(tǒng)的絕緣層材料作為柵介質(zhì)的一種新型薄膜晶體管。由于鐵電薄膜具有非易失特性，因此鐵電薄膜晶體管不僅可作為開關(guān)器件應用于液晶顯示，也可作為邏輯單元應用于非揮發(fā)存儲器。鐵電薄膜晶體管具有非破壞性讀寫和超快響應等優(yōu)點，是一種非常有前景的新型電子器件。隨著半導體行業(yè)的發(fā)展進步，對電子器件集成度的要求越來越高，同時還需要不斷節(jié)約生產(chǎn)原料、控制成本和提高效率，因此所需的芯片面積也隨之增加。顯然，鐵電薄膜晶體管的大面積陣列制備技術(shù)成為決定其未來發(fā)展的關(guān)鍵，它將直接決定著產(chǎn)品的可靠性和穩(wěn)定性。要得到性能滿足要求且一致性好的大面積鐵電薄膜晶體管陣列及其制備技術(shù)，首先需要在大面積基片上進行鐵電薄膜晶體管陣列制備的大量實驗摸索和優(yōu)化。電極是鐵電薄膜晶體管的重要組成部分。目前電子器件電極制備手段主要有兩種，一種是掩膜光刻手段，另一種是掩膜濺射手段。在鐵電薄膜晶體管陣列電極的制備過程中，由于鐵電材料元素較多導致目前鐵電薄膜的光刻工藝尚不成熟，應用于鐵電器件制備還存在一定困難；而且利用掩膜光刻手段制備電極的工序復雜、成本高。工藝相對簡單和成本低的掩膜濺射制備電極的方法，比較適合用在小面積鐵電薄膜及器件的實驗中，應用在大面積鐵電薄膜及器件的時候容易導致單元串擾現(xiàn)象。另一方面，用于制備大面積鐵電薄膜及其器件的大面積基片通常比較昂貴，而且直徑大于5英寸的鐵電薄膜及其器件用基片主要依賴進口，導致實驗成本很高。鐵電薄膜晶體管陣列面積越大，上述問題越突出。因此，特別需要開發(fā)一種簡單易行、效率高、實驗成本低的方法來獲得大面積鐵電薄膜晶體管陣列制備工藝，進而指導大面積鐵電薄膜晶體管陣列器件的制備。

【發(fā)明內(nèi)容】

[0003]本發(fā)明針對現(xiàn)有的大面積鐵電薄膜晶體管陣列研究中存在的問題，提供一種簡單易行、效率高、實驗成本低的獲得大面積鐵電薄膜晶體管陣列制備工藝的方法。
[0004]具體的技術(shù)方案。
[0005]—種獲得大面積鐵電薄膜晶體管陣列制備工藝的方法，所述該方法包括以下步驟:(1)將小面積基片放在大面積基片架的鏤空方格基片位上；(2)在基片背面放置一塊與基片架相同尺寸的硅晶圓片擋板；(3)采用物理氣相沉積方法在基片上依次制備鐵電薄膜絕緣層和氧化物半導體薄膜溝道層；(4)采用物理氣相沉積方法結(jié)合掩膜技術(shù)在溝道層之上制備源極和漏極，形成大面積鐵電薄膜晶體管陣列；(5)對大面積鐵電薄膜晶體管陣列的性能進行測試，根據(jù)晶體管單元性能以及陣列性能的一致性，優(yōu)化大面積鐵電薄膜晶體管陣列制備過程中的工藝參數(shù)，得到性能滿足要求且一致性好的鐵電薄膜晶體管陣列及其制備工藝。
[0006]所述大面積基片架外形為圓形，其直徑為2英寸?8英寸?；懿牧蠟槟透邷啬脱趸暮辖?，在500 °C? 1000 °C高溫環(huán)境下不發(fā)生形變和氧化?；軆?nèi)有m(l ^ m ^ 22)行、/7(1 ^ n( 22)列鏤空方格基片位，其尺寸為5~10 mmX 5-10 mm。
[0007]所述小面積基片材料為Pt/Ti/Si02/Si或者重摻雜的Si或LaA103S LaN1 JSrTi03S SrRuO 3/SrTi03*的一種，具有良好的導電性。
[0008]所述鐵電薄膜絕緣層材料為Bi4Ti3012、SrBi2Ta209、PbTi03、BaTi03或 BiFeO 3中的一種，或者為La、Nd、Ce、Sr、Zr、Mn、W、Na中的一種或多種摻雜的上述鐵電薄膜中的任意一種。
[0009]所述的氧化物半導體薄膜溝道層材料為ZnO、Sn02S In 203中的一種，或者為A1、L1、Sn、Sb、Ga的一種或多種摻雜上述半導體薄膜中的任意一種。
[0010]所述的源極和漏極材料為？1六11、(:1138、&或11金屬層，或者為以上金屬中的兩種或兩種以上組成的復合金屬層，或者為LaNi03、SrRu03S 1抑2中的任意一種。
[0011]所述性能滿足要求是指晶體管陣列各單元閾值電壓均小于2.5 V，溝道迀移率均大于1.5 cm2/Vs，存儲窗口值均大于3.5 V，電流開關(guān)比均大于103。
[0012]所述一致性好是指晶體管陣列各單元閾值電壓、溝道迀移率、存儲窗口、電流開關(guān)比等性能參數(shù)的歸一化數(shù)值偏差在±10%以內(nèi)。
[0013]本發(fā)明的有益效果。
[0014]本發(fā)明采用多基片位的大面積基片架，通過若干小面積基片組合、結(jié)合物理氣相沉積法和掩膜技術(shù)來制備大面積鐵電薄膜晶體管陣列。一方面，不需要對樣品進行光刻處理，降低了實驗難度；另一方面，避免了大面積掩膜濺射導致的單元串擾問題。同時，該技術(shù)方案不需要直接使用昂貴的大面積鐵電薄膜及其器件用基片，節(jié)約了實驗成本。此外，該套技術(shù)方案簡單易行、效率高。
【附圖說明】
[0015]圖1為本發(fā)明所述大面積基片架。
[0016]圖2為實施例1、實施例3中小面積基片在大面積基片架上的分布方式示意圖。
[0017]圖3為實施例1中鐵電薄膜晶體管單元的輸出特性曲線。
[0018]圖4為實施例1中鐵電薄膜晶體管單元的轉(zhuǎn)移特性曲線。
[0019]圖5為實施例1中Pt/Ti/Si02/Si基5英寸大面積鐵電薄膜晶體管陣列的歸一化閾值電壓。
[0020]圖6為實施例1中Pt/Ti/Si02/Si基5英寸大面積鐵電薄膜晶體管陣列的歸一化溝道迀移率。圖7為實施例1中Pt/Ti/Si02/Si基5英寸大面積鐵電薄膜晶體管陣列的歸一化存儲窗口。
[0021]圖8為實施例1中Pt/Ti/Si02/Si基5英寸大面積鐵電薄膜晶體管陣列的歸一化電流開關(guān)比。
[0022]圖9為實施例2中小面積基片在大面積基片架上的分布方式示意圖。
[0023]圖10為實施例2中Pt/Ti/Si02/Si基2英寸大面積鐵電薄膜晶體管陣列的歸一化閾值電壓。
[0024]圖11為實施例2中Pt/Ti/Si02/Si基2英寸大面積鐵電薄膜晶體管陣列的歸一化溝道迀移率。
[0025]圖12為實施例2中Pt/Ti/Si02/Si基2英寸大面積鐵電薄膜晶體管陣列的歸一化存儲窗口。
[0026]圖13為實施例2中Pt/Ti/Si02/Si基2英寸大面積鐵電薄膜晶體管陣列的歸一化電流開關(guān)比。
[0027]圖14為實施例3中SrRu03/SrTi03S 5英寸大面積鐵電薄膜晶體管陣列的歸一化閾值電壓。
[0028]圖15為實施例3中SrRu03/SrTi03S 5英寸大面積鐵電薄膜晶體管陣列的歸一化溝道迀移率。
[0029]圖16為實施例3中SrRu03/SrTi03S 5英寸大面積鐵電薄膜晶體管陣列的歸一化存儲窗口。
[0030]圖17為實施例3中SrRu03/SrTi03S 5英寸大面積鐵電薄膜晶體管陣列的歸一化電流開關(guān)比。
【具體實施方式】
[0031]以下實施例旨在說明本發(fā)明，而不是對本發(fā)明的進一步限定。
[0032]實施例1
本實施例是在Pt/Ti/Si02/Si基片上制備5英寸大面積Zn0/Bi3.15Ndas5Ti3012#電薄膜晶體管陣列。
[0033]首先，將6個尺寸為10 mmX 10 mm的小面積Pt/Ti/Si02/Si基片按照圖2所示的分布情況放置于5英寸大面積基片架中，在基片架背面放置硅晶圓片擋板。大面積基片架所用材質(zhì)為IncOnel600鎳基合金，主要成分是73N1-15Cr-Ti，A1。然后，通過掃描式脈沖激光沉積方法依次制備大面積Bi3.15Nda S5Ti3012鐵電薄膜