一種半導(dǎo)體器件的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種半導(dǎo)體器件的制造方法。
【背景技術(shù)】
[0002]在半導(dǎo)體技術(shù)領(lǐng)域中，靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)器件作為一種典型的半導(dǎo)體器件，被廣泛應(yīng)用于計(jì)算機(jī)、手機(jī)、數(shù)碼相機(jī)等電子設(shè)備之中?，F(xiàn)有技術(shù)中，有一些設(shè)計(jì)將鰭型場(chǎng)效應(yīng)晶體管(FinFET)作為SRAM單元的晶體管器件，以提高SRAM的密度和性能。
[0003]其中，圖1示出了現(xiàn)有技術(shù)中的一種半導(dǎo)體器件的制造方法的部分步驟的示意性流程圖。如圖1所示，現(xiàn)有技術(shù)中采用FinFET的SRAM器件的制造方法，一般包括如下步驟:
[0004]步驟El:在半導(dǎo)體襯底上形成鰭型結(jié)構(gòu)。
[0005]其中，半導(dǎo)體襯底可以采用現(xiàn)有的各種可行的半導(dǎo)體襯底。形成鰭型結(jié)構(gòu)的方法，可以采用現(xiàn)有技術(shù)中的各種實(shí)現(xiàn)方法。
[0006]步驟E2:通過(guò)離子注入在該半導(dǎo)體襯底內(nèi)形成阱區(qū)(Well)以用于形成晶體管，并通過(guò)離子注入調(diào)整擬形成的晶體管的閾值電壓(Vt)。其中，采用用于標(biāo)準(zhǔn)閾值電壓(SVT)晶體管的離子注入條件調(diào)整構(gòu)成SRAM單元的晶體管的閾值電壓。
[0007]其中，構(gòu)成SRAM單元的晶體管包括上拉晶體管(PU)、下拉晶體管(PD)和傳輸門晶體管(PG)。
[0008]步驟E3:形成晶體管的柵極。
[0009]其中，柵極采用多晶硅工藝實(shí)現(xiàn)。
[0010]步驟E4:對(duì)構(gòu)成SRAM單元的晶體管進(jìn)行輕摻雜漏(LDD)離子注入和袋(pocket，即PKT)區(qū)離子注入。
[0011]其中，本步驟的離子注入采用用于標(biāo)準(zhǔn)閾值電壓(SVT)晶體管的離子注入條件進(jìn)行。
[0012]步驟E5:對(duì)半導(dǎo)體器件中除構(gòu)成SRAM單元的晶體管之外的其他晶體管進(jìn)行輕摻雜漏(LDD)離子注入和袋(Pocket)離子注入。
[0013]其中，除構(gòu)成SRAM單元的晶體管之外的其他晶體管，也可以稱之為核心(Core)晶體管?？梢姡F(xiàn)有技術(shù)中，對(duì)構(gòu)成SRAM單元的晶體管(包括上拉晶體管、下拉晶體管和傳輸門晶體管)的輕摻雜漏(LDD)離子注入和袋(Pocket)離子注入，是獨(dú)立于核心晶體管的輕摻雜漏(LDD)離子注入和袋(Pocket)離子注入的。
[0014]在本步驟中，離子注入一般包括標(biāo)準(zhǔn)閾值電壓(SVT)離子注入和高閾值電壓(HVT)離子注入。
[0015]步驟E6:形成晶體管的源極和漏極。
[0016]通過(guò)本步驟，形成所有晶體管的源極和漏極。其中，形成晶體管的源極和漏極的工藝，可以為離子注入工藝或其他合適的工藝。
[0017]至此，完成了現(xiàn)有技術(shù)中的采用FinFET的SRAM器件的制造方法的主要步驟的介紹。然而，根據(jù)上述方法制備的半導(dǎo)體器件(SRAM器件)，在許多應(yīng)用中，其性能仍無(wú)法滿足實(shí)際需要。
[0018]在本領(lǐng)域中，通過(guò)減小SRAM單元的大小，可以提高器件性能。然而，鰭型場(chǎng)效應(yīng)晶體管的寬度僅可以通過(guò)量子數(shù)量(quantum number)改變,這將導(dǎo)致器件特性也被量子改變。從版圖設(shè)計(jì)中獲得器件的任意值將是困難的，尤其對(duì)于采用FinFET的SRAM器件而言。
[0019]截至目前，在上述的半導(dǎo)體器件的制造方法中，為了調(diào)整SRAM器件的α比率、β比率和Y比率以獲得更好的器件性能，現(xiàn)有技術(shù)中一般存在兩種方法。有一種方法是:為上拉晶體管(PU)、傳輸門晶體管(PG)和下拉晶體管(PD)分別選擇不同數(shù)量的鰭型結(jié)構(gòu)，例如:分別為1、1、1，或1、1、2，或1、2、3。此外，還有一種方法是:采用不同高度的鰭型結(jié)構(gòu)來(lái)調(diào)整SRAM的α比率、β比率和γ比率。但是，所有的這些方法都有它們自身的缺點(diǎn)，采用不同數(shù)量的鰭型結(jié)構(gòu)的方法將改變對(duì)單元尺寸的影響，采用不同高度的鰭型結(jié)構(gòu)的方法將增加工藝實(shí)現(xiàn)的難度并且難以控制工藝變量。
[0020]因此，為了解決上述問(wèn)題，有必要提出一種新的半導(dǎo)體器件的制造方法，以制造性能滿足要求的SRAM器件。

【發(fā)明內(nèi)容】

[0021]針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種半導(dǎo)體器件的制造方法，以制造性能滿足要求的SRAM器件。
[0022]本發(fā)明實(shí)施例提供一種半導(dǎo)體器件的制造方法，所述方法包括:
[0023]步驟SlOl:在半導(dǎo)體襯底上形成鰭型結(jié)構(gòu)；
[0024]步驟S102:通過(guò)離子注入在所述半導(dǎo)體襯底內(nèi)形成阱區(qū)以用于形成晶體管，并通過(guò)離子注入調(diào)整所述晶體管的閾值電壓，其中，采用標(biāo)準(zhǔn)閾值電壓離子注入條件調(diào)整SRAM單元的上拉晶體管和傳輸門晶體管的閾值電壓，采用低閾值電壓離子注入條件調(diào)整所述SRAM單元的下拉晶體管的閾值電壓；
[0025]步驟S103:形成所述晶體管的鰭型結(jié)構(gòu)和柵極；
[0026]步驟S104:對(duì)所述SRAM單元的晶體管進(jìn)行輕摻雜漏(LDD)離子注入和袋區(qū)離子注入，其中，采用P型高閾值電壓離子注入條件對(duì)所述上拉晶體管進(jìn)行離子注入，采用N型標(biāo)準(zhǔn)閾值電壓離子注入條件對(duì)所述傳輸門晶體管進(jìn)行離子注入，采用N型低閾值電壓離子注入條件對(duì)所述下拉晶體管進(jìn)行離子注入。
[0027]可選地，在所述步驟S104中，調(diào)節(jié)對(duì)所述上拉晶體管進(jìn)行的所述P型高閾值電壓離子注入條件與對(duì)所述傳輸門晶體管進(jìn)行的所述N型標(biāo)準(zhǔn)閾值電壓離子注入條件，使得α比率大于1.5。
[0028]可選地，在所述步驟S104中，調(diào)節(jié)對(duì)所述上拉晶體管進(jìn)行的所述P型高閾值電壓離子注入條件、對(duì)所述傳輸門晶體管進(jìn)行的所述N型標(biāo)準(zhǔn)閾值電壓離子注入條件以及對(duì)所述下拉晶體管進(jìn)行的所述N型低閾值電壓離子注入條件，使得:β比率大于1.2，并且Y比率小于0.6。
[0029]可選地，在所述步驟S103中，在形成柵極的過(guò)程中，增大所述上拉晶體管的柵極關(guān)鍵尺寸以保證α比率大于1.5并且Y比率小于0.6。
[0030]可選地，在所述步驟S103中，所述增大所述上拉晶體管的柵極關(guān)鍵尺寸采用光學(xué)鄰近校正技術(shù)實(shí)現(xiàn)。
[0031]可選地，在所述步驟S103中，在形成柵極的過(guò)程中，減小所述下拉晶體管的柵極關(guān)鍵尺寸以減小Y比率。
[0032]可選地，在所述步驟S103中，所述減小所述下拉晶體管的柵極關(guān)鍵尺寸采用光學(xué)鄰近校正技術(shù)實(shí)現(xiàn)。
[0033]可選地，在所述步驟S102和所述步驟S103中，所述晶體管還包括除所述SRAM單元所包括的所述上拉晶體管、所述傳輸門晶體管和所述下拉晶體管之外的其他晶體管；在所述步驟S104之后還包括步驟S105:對(duì)所述其他晶體管進(jìn)行輕摻雜漏(LDD)離子注入和袋區(qū)離子注入。
[0034]可選地，在所述步驟S105之后還包括步驟S106:形成所述晶體管的源極和漏極。
[0035]其中，在所述步驟S103中，所述柵極為多晶硅柵極。
[0036]本發(fā)明的半導(dǎo)體器件的制造方法，構(gòu)成SRAM單元的上拉晶體管、傳輸門晶體管和下拉晶體管分別采用高閾值電壓(HVT)離子注入條件、標(biāo)準(zhǔn)閾值電壓(SVT)離子注入條件以及低閾值電壓(LVT)離子注入條件進(jìn)行離子注入，與現(xiàn)有技術(shù)中的構(gòu)成SRAM單元的晶體管均采用標(biāo)準(zhǔn)閾值電壓離子注入條件進(jìn)行離子注入相比，可以提高SRAM單元的性能和SRAM陣列良率的工藝窗口，進(jìn)而提高半導(dǎo)體器件的性能。
【附圖說(shuō)明】
[0037]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。
[0038]附圖中:
[0039]圖1為現(xiàn)有技術(shù)中的一種半導(dǎo)體器件的制造方法的示意性流程圖；
[0040]圖2為本發(fā)明實(shí)施例的半導(dǎo)體器件的制造方法的一種示意性流程圖；
[0041]圖3為本發(fā)明實(shí)施例的半導(dǎo)體器件