一種測(cè)試結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種測(cè)試結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002] 在半導(dǎo)體技術(shù)領(lǐng)域中，隨著半導(dǎo)體工藝的不斷發(fā)展，為獲得較高的裝置密度、效 能和較低的成本，半導(dǎo)體器件的制造往往采用三維設(shè)計(jì)，例如采用鰭型場(chǎng)效晶體管（fin field effect transistor,以下可簡(jiǎn)稱FinFET)。此外，為了提高半導(dǎo)體器件的性能，高k 金屬柵極技術(shù)也開(kāi)始得到越來(lái)越廣泛的應(yīng)用。
[0003] 當(dāng)前，越來(lái)越多的半導(dǎo)體制造廠商開(kāi)始同時(shí)采用高k金屬柵極技術(shù)和鰭型場(chǎng)效應(yīng) 晶體管技術(shù)來(lái)制造半導(dǎo)體器件，在制得的半導(dǎo)體器件中，所使用的晶體管為高k金屬柵極 鰭型場(chǎng)效應(yīng)晶體管。眾所周知，如何快速、準(zhǔn)確地獲取高k金屬柵極鰭型場(chǎng)效應(yīng)晶體管的金 屬柵極的功函數(shù)，對(duì)于半導(dǎo)體器件的開(kāi)發(fā)至關(guān)重要。然而，目前卻沒(méi)有一種可以用于獲取金 屬柵極的功函數(shù)的行之有效的方法。
[0004] 在現(xiàn)有技術(shù)中，有一種方法可以基于功函數(shù)與電容、電壓等參數(shù)之間的關(guān)系(主 要包括如下等式關(guān)另
【主權(quán)項(xiàng)】
1. 一種測(cè)試結(jié)構(gòu)的制造方法，其特征在于，所述方法包括： 步驟SlOl :提供包括第一半導(dǎo)體襯底和位于其上的第二半導(dǎo)體襯底的復(fù)合半導(dǎo)體襯 底，在所述第二半導(dǎo)體襯底上形成硬掩膜層； 步驟S102 :對(duì)所述硬掩膜層進(jìn)行圖形化，利用經(jīng)圖形化的所述硬掩膜層對(duì)所述第二半 導(dǎo)體襯底進(jìn)行刻蝕以形成溝槽以及位于所述溝槽之間的鰭型結(jié)構(gòu)； 步驟S103 :在所述溝槽內(nèi)形成淺溝槽隔離； 步驟S104:去除一定厚度的所述淺溝槽隔離以使其高度低于所述鰭型結(jié)構(gòu)，并去除所 述硬掩膜層位于所述鰭型結(jié)構(gòu)之上的部分，保留所述硬掩膜層位于所述鰭型結(jié)構(gòu)所在區(qū)域 之外的部分作為隔離結(jié)構(gòu)； 步驟S105 :在所述隔離結(jié)構(gòu)之間形成覆蓋所述鰭型結(jié)構(gòu)和所述淺溝槽隔離的高k介電 層以及位于所述高k介電層之上的金屬柵極。
2. 如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)的制造方法，其特征在于，所述第一半導(dǎo)體襯底為P+ 半導(dǎo)體襯底，和/或，所述第二半導(dǎo)體襯底為P-半導(dǎo)體襯底。
3. 如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)的制造方法，其特征在于，所述硬掩膜層為由氧化物 層和位于其上的氮化硅層組成的雙層結(jié)構(gòu)。
4. 如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)的制造方法，其特征在于，所述淺溝槽隔離的材料為 氧化物。
5. 如權(quán)利要求1至4任一項(xiàng)所述的測(cè)試結(jié)構(gòu)的制造方法，其特征在于，在所述步驟 S102中，對(duì)所述硬掩膜層進(jìn)行圖形化的方法包括： 步驟S1021 :在所述硬掩膜層之上形成先進(jìn)圖案材料層； 步驟S1022 :對(duì)所述先進(jìn)圖案材料層進(jìn)行圖形化，在經(jīng)圖形化的所述先進(jìn)圖案材料層 的圖案之間沉積間隔材料并進(jìn)行刻蝕以形成間隔層，去除所述先進(jìn)圖案材料層； 步驟S1023 :利用所述間隔層對(duì)所述硬掩膜層進(jìn)行圖形化。
6. 如權(quán)利要求1至4任一項(xiàng)所述的測(cè)試結(jié)構(gòu)的制造方法，其特征在于，在所述步驟 S104與所述步驟S105之間包括步驟S1045 :進(jìn)行倒角和損傷釋放處理。
7. 如權(quán)利要求1至4任一項(xiàng)所述的測(cè)試結(jié)構(gòu)的制造方法，其特征在于，在所述步驟 S105中，在形成所述高k介電層之前，形成覆蓋所述鰭型結(jié)構(gòu)以及所述淺溝槽隔離的界面 層。
8. 如權(quán)利要求1至4任一項(xiàng)所述的測(cè)試結(jié)構(gòu)的制造方法，其特征在于，在所述步驟 S105中，所述高k介電層還覆蓋所述隔離結(jié)構(gòu)的內(nèi)側(cè)側(cè)壁。
9. 一種測(cè)試結(jié)構(gòu)，其特征在于，包括：第一半導(dǎo)體襯底、位于所述第一半導(dǎo)體襯底之上 的第二半導(dǎo)體襯底，位于所述第二半導(dǎo)體襯底之上的高k介電層以及位于所述高k介電層 之上的金屬柵極，其中，所述第二半導(dǎo)體襯底具有鰭型結(jié)構(gòu)以及位于所述鰭型結(jié)構(gòu)兩側(cè)的 高度低于所述鰭型結(jié)構(gòu)的淺溝槽隔離，所述高k介電層覆蓋所述鰭型結(jié)構(gòu)以及所述淺溝槽 隔離。
10. 如權(quán)利要求9所述的測(cè)試結(jié)構(gòu)，其特征在于，所述第一半導(dǎo)體襯底為P+半導(dǎo)體襯 底，和/或，所述第二半導(dǎo)體襯底為P-半導(dǎo)體襯底。
11. 如權(quán)利要求9所述的測(cè)試結(jié)構(gòu)，其特征在于，所述淺溝槽隔離的材料為氧化物。
12. 如權(quán)利要求9所述的測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試結(jié)構(gòu)還包括覆蓋所述鰭型結(jié) 構(gòu)以及所述淺溝槽隔離的界面層，所述界面層位于所述高k介電層的下方。
13. 如權(quán)利要求9所述的測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試結(jié)構(gòu)還包括：位于所述高k 介電層與所述金屬柵極之間的自下而上依次層疊的高k蓋帽層和功函數(shù)層。
14. 如權(quán)利要求9至13任一項(xiàng)所述的測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試結(jié)構(gòu)還包括形成 于所述第二半導(dǎo)體襯底之上且位于所述鰭型結(jié)構(gòu)所在區(qū)域之外的隔離結(jié)構(gòu)，其中，所述高k 介電層與所述金屬柵極位于所述隔離結(jié)構(gòu)之間。
15. 如權(quán)利要求14所述的測(cè)試結(jié)構(gòu)，其特征在于，所述隔離結(jié)構(gòu)為由氧化物層和位于 其上的氮化硅層組成的雙層結(jié)構(gòu)。
16. 如權(quán)利要求14所述的測(cè)試結(jié)構(gòu)，其特征在于，所述高k介電層還覆蓋所述隔離結(jié)構(gòu) 的內(nèi)側(cè)側(cè)壁。
【專(zhuān)利摘要】本發(fā)明提供一種測(cè)試結(jié)構(gòu)及其制造方法，涉及半導(dǎo)體技術(shù)領(lǐng)域。該方法包括：S101：提供第一半導(dǎo)體襯底及位于其上的第二半導(dǎo)體襯底，形成硬掩膜層；102：對(duì)硬掩膜層進(jìn)行圖形化，利用圖形化的硬掩膜層對(duì)第二半導(dǎo)體襯底進(jìn)行刻蝕以形成溝槽及位于溝槽間的鰭型結(jié)構(gòu)；S103：在溝槽內(nèi)形成淺溝槽隔離；S104：去除一定厚度的淺溝槽隔離以使其高度低于鰭型結(jié)構(gòu)，并去除硬掩膜層位于鰭型結(jié)構(gòu)之上的部分，保留硬掩膜層位于鰭型結(jié)構(gòu)所在區(qū)域之外的部分作為隔離結(jié)構(gòu)；S105：在隔離結(jié)構(gòu)之間形成覆蓋鰭型結(jié)構(gòu)及淺溝槽隔離的高k介電層和金屬柵極。該方法可以比較方便地制得用于測(cè)試CV曲線的測(cè)試結(jié)構(gòu)。該測(cè)試結(jié)構(gòu)可以比較容易地測(cè)得CV曲線，進(jìn)而獲得金屬柵極的功函數(shù)。
【IPC分類(lèi)】H01L23-544, G01R31-26
【公開(kāi)號(hào)】CN104752403
【申請(qǐng)?zhí)枴緾N201310729232
【發(fā)明人】李勇
【申請(qǐng)人】中芯國(guó)際集成電路制造(上海)有限公司
【公開(kāi)日】2015年7月1日
【申請(qǐng)日】2013年12月26日