半導體結構及其制造方法
【技術領域】
[0001]本發(fā)明是有關于一種半導體結構及其制造方法，且特別是有關于一種高密度的半導體結構及其制造方法。
【背景技術】
[0002]存儲裝置是使用于許多產(chǎn)品之中，例如MP3播放器、數(shù)碼相機、計算機檔案等等的儲存元件中。隨著存儲器制造技術的進步，對于存儲裝置的需求也趨向較小的尺寸、較大的存儲容量。因應這種需求，是需要制造高元件密度的存儲裝置。
[0003]設計者開發(fā)一種提高存儲裝置密度的方法是使用三維疊層存儲裝置，以達到更高的存儲容量，同時降低每一比特的成本。因此，發(fā)展出低制造成本三維結構集成電路存儲器，包括可靠度高、極小的存儲元件且改善與鄰近具有柵極結構的存儲單元的疊層。
【發(fā)明內容】
[0004]本發(fā)明是有關于一種半導體結構及其制造方法，其制造方法簡單且具有更佳的穩(wěn)定性。
[0005]根據(jù)本發(fā)明的一方面，提出一種半導體結構，包括一第一疊層結構。第一疊層結構包括一第一疊層部、至少一第二疊層部及至少一第三疊層部。第一疊層部沿著一第一方向設置。第二疊層部連接第一疊層部并沿著一第二方向設置，第二方向垂直該第一方向。第三疊層部連接第一疊層部且沿著第一方向與第二疊層部交替排列。第三疊層部在第二方向上的寬度小于第二疊層部在第二方向上的寬度。
[0006]根據(jù)本發(fā)明的另一方面，提出一種半導體結構，包括一第一疊層結構以及一第二疊層結構。第一疊層結構包括一第一疊層部、至少一第二疊層部及至少一第三疊層部。第二疊層部垂直于第一疊層部。第三疊層部垂直于第一疊層部，且與第二疊層部交替排列。第二疊層結構面對第一疊層結構，第二疊層結構包括一第四疊層部、至少一第五疊層部及至少一第六疊層部。第四疊層部平行于第一疊層部。第五疊層部垂直連接于第四疊層部，且對應于第三疊層部。第六疊層部垂直連接于第四疊層部，且對應于第二疊層部。
[0007]根據(jù)本發(fā)明的另一方面，提出一種半導體結構的制造方法，包括以下步驟。交錯疊層多個半導體層與絕緣層，半導體層是通過絕緣層互相分開。圖案化半導體層與絕緣層，以形成一襯底疊層結構，襯底疊層結構包括至少一第一通孔。在第一通孔中填入導電材料?？涛g襯底疊層結構，以形成一第一疊層結構與至少一襯底導電條。第一疊層結構包括一第一疊層部、至少一第二疊層部及至少一第三疊層部。第一疊層部沿著一第一方向設置，第二疊層部與第三疊層部垂直于第一疊層部，且在第一方向上交錯排列。第三疊層部在一第二方向上的寬度小于第二疊層部在第二方向上的寬度，第二方向垂直該第一方向。形成一介電元件于第一疊層結構上?？涛g部分襯底導電條，以形成至少一第二通孔與至少一第一導電條，使第一導電條位于第二疊層部的一端。形成多個第二導電條與多個導電島于第一疊層結構上，其中兩個相鄰的導電島彼此可具有一間距，使相鄰的兩個導電島彼此不會接觸。
[0008]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下:
【附圖說明】
[0009]圖1A繪示本發(fā)明實施例的半導體結構的部分立體圖。
[0010]圖1B繪示本發(fā)明實施例的半導體結構的俯視圖。
[0011]圖1C為圖1B的半導體結構沿B-B’線所繪制的剖面圖。
[0012]圖2至圖9B繪示本發(fā)明的半導體結構的一制造實施例。
[0013]【符號說明】
[0014]100:半導體結構
[0015]1:第一疊層結構
[0016]11:第一疊層部
[0017]111:第一上表面
[0018]112:第二上表面
[0019]113:第三上表面
[0020]12:第二疊層部
[0021]121:第一端
[0022]122:第二端
[0023]123:第一側面
[0024]124:第二側面
[0025]13:第三疊層部
[0026]133:第三側面
[0027]134:第四側面
[0028]2:第二疊層結構
[0029]24:第四疊層部
[0030]25:第五疊層部
[0031]26:第六疊層部
[0032]31:第一導電線
[0033]32:第二導電線
[0034]35:導電島
[0035]351:導電島的上表面
[0036]36:凹部
[0037]361:凹部的上表面
[0038]40:介電元件
[0039]41:半導體條紋
[0040]42:絕緣條紋
[0041]4:半導體層
[0042]6:絕緣層
[0043]51:第一通孔
[0044]52:第二通孔
[0045]61:導電材料
[0046]62:襯底導電條
[0047]63:有機介電材料
[0048]71:圖案化掩模層
[0049]711:開口
[0050]91:襯底疊層結構
[0051]A1、A2、A3、A4:部分區(qū)域
[0052]B-B’、C-C’、D-D’:剖面線
[0053]D1、D2、D3、D4:間距
[0054]L2、L3、L5、L6:寬度
[0055]X、Y、Z:坐標軸
【具體實施方式】
[0056]以下系參照所附圖式詳細敘述本發(fā)明的實施例。圖式中相同的標號系用以標示相同或類似的部分。需注意的是，圖式系已簡化以利清楚說明實施例的內容，圖式上的尺寸比例并非按照實際產(chǎn)品等比例繪制，因此并非作為限縮本發(fā)明保護范圍之用。
[0057]圖1A繪示本發(fā)明實施例的半導體結構100的部分立體圖。圖1B繪示本發(fā)明實施例的半導體結構100的俯視圖。為了便于理解本發(fā)明的技術內容，圖1A是繪示圖1B中Al區(qū)域的部分立體圖。
[0058]如圖1Α、圖1B所示，本發(fā)明實施例的半導體結構100，包括一第一疊層結構I。第一疊層結構I包括一第一疊層部11、至少一第二疊層部12及至少一第三疊層部13。第一疊層部11沿著一第一方向設置，在本實施例中，第一方向例如是沿著X軸的方向。第二疊層部12連接第一疊層部11并沿著一第二方向設置，第二方向垂直第一方向。在本實施例中，第二方向例如是沿著Y軸的方向，也就是說，第二疊層部12垂直于第一疊層部11。第三疊層部13連接第一疊層部11且沿著第一方向與第二疊層部12交替排列，也就是說，第三疊層部13也垂直于第一疊層部11。第三疊層部13在第二方向上的寬度L3小于第二疊層部12在第二方向上的寬度L2。
[0059]在本實施例中，第一疊層結構I包括多個第二疊層部12與多個第三疊層部13，此些第二疊層部12與第三疊層部13在第一方向上具有一第一間距D1，也就是說，此些第二疊層部12與第三疊層部13在第一方向上彼此的間距皆相等。
[0060]在一實施例中,第二疊層部12具有一第一端121與一第二端122,第二端122相對于第一端121，且第二疊層部12的第一端連接第一疊層部11。半導體結構I也可包括至少一第一導電線31，第一導電線31設置于第二疊層部12的第二端122。
[0061]在本實施例中，半導體結構I更包括一第二疊層結構2，第二疊層結構2面對第一疊層結構1，且第二疊層結構2具有與第一疊層結構I類似的結構。第二疊層結構2包括一第四疊層部24、至少一第五疊層部25及至少一第六疊層部26。第四疊層部24沿著第一方向(X軸)設置，也就是說，第四疊層部24平行于第一疊層部11。第五疊層部25連接第四疊層部24并沿著第二方向(Y軸)設置，也就是說，第五疊層部25垂直連接于第四疊層部24。第六疊層部26連接第四疊層部24且沿著第一方向與第五疊層部25交替排列，也就是說，第六疊層部26垂直連接于第四疊層部24。
[0062]第二疊層結構2與第一疊層結構I類似，其第六疊層部26在第二方向上的寬度L6小于第五疊層部25在第二方向上的寬度L5。在一實施例中，至少一第一導電線31可設置于第五疊層部25的一端。第五疊層部26與第六疊層部25在第一方向上具有一第二間距D2，第二間距D2實質上等于第一間距Dl。
[0063]要注意的是，為了方便檢視半導體結構100的內部結構，圖1A僅繪示出部分的第二疊層結構2。如圖1B所不,在本實施例中，第五疊層部25系對應于第三疊層部13,第六疊層部26系對應于第二疊層部12。在一實施例中，第一導電線31與第三疊層部13之間具有一第三間距D3，第一導電線31與第六疊層部26之間具有一第四間距D4，第三間距D3與第四間距D4實質上相等。由于第一疊層結構I與第二疊層結構2具有類似的結構，以下是以第一疊層結構I進行說明。
[0064]在一實施例中，半導體結構100更包括一介電元件40 (未繪示于圖1B)，介電元件40形成于第一疊層部11、第二疊層部12與第三疊層部13上。類似地，介電元件40也形成于第四疊層部24、第五疊層部25與第六疊層部26上。
[0065]在本實施例中，第一疊層部11具有一第一上表面111。第二疊層部12具有一第二上表面112、一第一側面123與一第二側面124，第二側面124與第一側面123相對。第三疊層部13具有一第三上表面113、一第三側面133與一第四側面134，第四側面134與第三側面133相對,且第三側面133面對第二側面124，第四側面134面對第一側面123。介電兀件40可設置于第一上表面111、第二上表面112、第三上表面113、第一側面123、第二側面124、第三側面133與第四側面134上。
[0066]介電元件40可具有單一介電材料。于一實施例中，介電元件40是用作反熔絲存儲層且是由反熔絲材料所構成，舉例來說，可包括氧化物或氮化物，例如是氧化硅、氮化硅。于另一實施例中，介電元件40是具有由多個不同介電材料(包括例如氧化物例如氧化硅、或氮化物例如氮化硅)所構成的多層結構，例如為一 ONO的多層結構。于一實施例中，介電元件40是用作電荷儲存層。在另一實施例中，介電元件40可具有0Ν0Ν0結構，可作為電荷儲存層或隧穿介電層。
[0067]圖1C為圖1B的半導體結構100沿B-B’線所繪制的剖面圖。如圖1A?圖1C所不，本發(fā)明實施例的半導體結構100可包括多個導電島35,導電島35設置于介電兀件40上。在本實施例中，導電島35可設置于第二疊層部12與第三疊層部13之間。更詳細地說，導電島35可位于第二上表面112、第一側面123、第二側面124、第三側面133與第四側面134上。導電島35的上表面351彼此對齊且相鄰的兩個導電島35彼此分離。同樣地，導電島35可設置于第二疊層結構2的第五疊層部25與第六疊層部26之間。
[0068]在本實施例中，導電島35可具有多個凹部36，這些凹部36的上表面361彼此對齊。由于凹部3