鰭寬依賴性降低的soi finfet的制作方法
【專利說明】鰭寬依賴性降低的SOI FINFET
[0001]本發(fā)明涉及半導體技術(shù)的領(lǐng)域。更具體地將，它涉及finfet (鰭式場效晶體管)晶體管的領(lǐng)域。更具體地講，涉及一種用于使finfet晶體管極化的方法和對應(yīng)結(jié)構(gòu)。
[0002]半導體技術(shù)追隨著減小諸如金屬線、電阻器、二極管、晶體管等的集成元件的尺寸的不變趨勢。尺寸的減小使得單個集成電路內(nèi)能夠有更多器件，從而向用戶提供更高級的功能。然而，現(xiàn)代半導體技術(shù)的極小尺寸使得越來越難以不僅進一步減小它們而且精確地控制它們。
[0003]具體地講，在finfet晶體管的領(lǐng)域，在處理鰭寬低于(例如)20納米的晶體管時，在整個晶片內(nèi)或者甚至單個芯片內(nèi)得到鰭寬的單一精確值在技術(shù)上相當復雜。具體地講，對于使用這種小尺寸的技術(shù)，通過雙圖案化來限定鰭的寬度，這種技術(shù)導致在晶片上鰭寬的一系列值。這里，finfet旨在是具有垂直側(cè)壁或具有傾斜側(cè)壁的finfet或者雙柵finfeto
[0004]然而，finfet的閾值電壓VT取決于鰭的寬度。晶體管的關(guān)斷電流也取決于閾值電壓VTo因此，如果在整個晶片上鰭寬不是單一公共值，而是一系列值，則隨著鰭寬變化，關(guān)斷電流將隨晶體管不同而顯著改變，從而引起關(guān)斷電流值的差異(spread)。
[0005]鑒于該問題而作出本發(fā)明，本發(fā)明的目的是提供一種即使在鰭寬存在值的分布的情況下，也使得能夠控制晶體管的閾值電壓VT，進而降低關(guān)斷電流的差異的技術(shù)。
[0006]本發(fā)明可涉及一種使至少第一 finfet晶體管和第二 finfet晶體管極化的方法，其中，所述第一 finfet晶體管的鰭寬可大于所述第二finfet晶體管的鰭寬(Wl)，并且所述第一 finfet晶體管和所述第二 finfet晶體管均可具有背柵，并且所述方法可包括將相同的第一電壓施加在所述第一 finfet晶體管的背柵上和所述第二 finfet晶體管的背柵上，以減小所述第一 finfet晶體管的關(guān)斷電流值與所述第二 finfet晶體管的關(guān)斷電流值之間的差異。另外，本發(fā)明可涉及一種包括第一 finfet晶體管和第二 finfet晶體管的半導體結(jié)構(gòu)，其中，所述第一 finfet晶體管的鰭寬可大于所述第二 finfet晶體管的鰭寬，并且所述第一 finfet晶體管和所述第二 finfet晶體管均可具有背柵，并且其中，所述第一 finfet晶體管的背柵和所述第二 finfet晶體管的背柵連接到單個第一電壓源，以減小所述第一finfet晶體管的關(guān)斷電流值與所述第二 finfet晶體管的關(guān)斷電流值之間的差異。
[0007]這提供了這樣的有益效果:可利用簡單且魯棒的設(shè)計減小關(guān)斷電流差異。
[0008]在一些實施方式中，所述方法還可包括使至少第三finfet晶體管和第四finfet晶體管極化，其中，所述第三finfet晶體管的鰭寬可大于所述第四finfet晶體管的鰭寬，并且所述第三finfet晶體管和所述第四finfet晶體管均可具有背柵，并且所述方法可包括將相同的第二電壓施加在所述第三finfet晶體管的背柵上和所述第四finfet晶體管的背柵上，以減小所述第三finfet晶體管的關(guān)斷電流值與所述第四finfet晶體管的關(guān)斷電流值之間的差異。類似地，對應(yīng)半導體結(jié)構(gòu)至少還可包括第三finfet晶體管和第四finfet晶體管，其中，所述第三finfet晶體管的鰭寬可大于所述第四finfet晶體管的鰭寬，并且所述第三finfet晶體管和所述第四finfet晶體管均可具有背柵，并且其中，所述第三finfet晶體管的背柵和所述第四finfet晶體管的背柵可連接到單個第二電壓源，以減小所述第三finfet晶體管的關(guān)斷電流值與所述第四finfet晶體管的關(guān)斷電流值之間的差異。
[0009]在一些實施方式中，第一 finfet晶體管和第二 finfet晶體管均可為NMOS型晶體管。另外，在一些實施方式中，第三finfet晶體管和第四finfet晶體管均可為PMOS型晶體管。此外，在一些實施方式中，第一電壓和第二電壓可具有相反的極性。
[0010]這提供了這樣的有益效果:可利用簡單且魯棒的設(shè)計針對NMOS和PMOS型晶體管二者實現(xiàn)關(guān)斷電流差異的減小。另外，可僅利用兩個校正電壓值在包括NMOS和PMOS晶體管二者的整個晶片上實現(xiàn)所述減小。
[0011]在一些實施方式中，finfet晶體管中的任一個可以是具有垂直側(cè)壁的finfet或者具有傾斜側(cè)壁的finfet或者雙柵finfet中的任一個。
[0012]現(xiàn)在將利用有利實施方式并參照附圖通過示例更詳細地描述本發(fā)明。所描述的實施方式僅是可能配置，然而其中，各個特征可如上所述彼此獨立地實現(xiàn)，或者可被省略，或者可在不同的實施方式之間組合。向圖中所示的相同元件提供相同的標號。與不同圖中所示的相同元件有關(guān)的描述部分可被省略。附圖中:
[0013]圖1A、圖2A和圖3A示意性地示出根據(jù)本發(fā)明的實施方式的finfet的三維圖；
[0014]圖1B、圖2B和圖3B分別示意性地示出圖1A、圖2A和圖3A的finfet的剖視圖；
[0015]圖4A至圖4B示意性地示出根據(jù)本發(fā)明的實施方式的相對于施加在其背柵上的電壓，較小寬度的finfet的行為；
[0016]圖5A至圖5B示意性地示出根據(jù)本發(fā)明的實施方式的相對于施加在其背柵上的電壓，較大寬度的finfet的行為；
[0017]圖6A和圖6B示意性地示出根據(jù)本發(fā)明的實施方式的相對于是否存在施加在其背柵上的電壓，finfet的關(guān)斷電流對電壓特性。
[0018]現(xiàn)在將參照圖1A描述根據(jù)本發(fā)明的實施方式的finfet 1000。
[0019]可從圖1A看出，finfet 1000包括柵極1100、漏極1200、源極1300以及在柵極下面的硅溝道區(qū)域1400。硅溝道區(qū)域1400通過絕緣層1700與柵極分離。在硅溝道區(qū)域1400內(nèi)，靠近絕緣層1700的層充當溝道，以用于傳導溝道載流子。
[0020]如上所述，硅溝道區(qū)域或鰭的寬度Wl可大約為20nm或更小。finfet 1000被實現(xiàn)在至少將硅溝道區(qū)域1400與下面的半導體層1600分離的絕緣層1500上。具體地講，半導體層1600可用作硅溝道區(qū)域1400的背柵1600，而柵極1100可用作硅溝道區(qū)域1400的前柵 IlOO0
[0021]半導體層1600可以是(例如)硅，而絕緣層1500或1700可以是(例如)Si02，或者尤其是，1700可以是高k介電層。在這種情況下，finfet 1000可被實現(xiàn)在所謂的絕緣體上娃(SOI)晶片上。然而，本發(fā)明不限于此，finfet可利用將使得finfet 1000能夠具有經(jīng)受至少兩個柵極的影響的硅溝道區(qū)域1400的任何技術(shù)來實現(xiàn)。此外，在圖1A中，漏極1200、源極1300和硅溝道區(qū)域1400被表示成在絕緣層1500的頂部上的隔離材料塊。對于本領(lǐng)域技術(shù)人員而言將清楚的是，這僅是為了易于表示，也可通過適當?shù)負诫s對應(yīng)區(qū)域來在絕緣層1500的頂部上的半導體層(未示出)上實現(xiàn)那些元件。類似地，利用特定形狀表示了柵極1100。然而本發(fā)明不限于此，柵極1100可實現(xiàn)成任何形狀，只要前柵1100通過在至少兩面交疊硅溝道區(qū)域1400來實現(xiàn)finfet即可。
[0022]圖1B示意性地示出柵極1100下方的硅溝道區(qū)域1400的多個另選剖視圖。具體地講，finfet 1000對應(yīng)于圖1A的finfet 1000，其中柵極1100環(huán)繞硅溝道區(qū)域1400并且具有圍繞它的垂直壁。Finfet 1000A是圖1A的finfet 1000的另選實現(xiàn)方式，其中柵極1100的壁環(huán)繞硅溝道區(qū)域1400但是傾斜。Finfet 1000B也是另選實現(xiàn)方式，其中柵極1100具有兩個獨立的壁1100A和1100B，各個壁在硅溝道區(qū)域1400的一側(cè)，從而實現(xiàn)雙柵finfeto
[0023]圖2A和圖3A對應(yīng)于圖1A，其中，進一步示出了剖面A-A’和B-B’。圖2B和圖3B是圖2