在整體隔離的或局部隔離的襯底上形成的應(yīng)變柵極全包圍半導(dǎo)體器件的制作方法
【專利說明】在整體隔離的或局部隔離的襯底上形成的應(yīng)變柵極全包圍半導(dǎo)體器件
技術(shù)領(lǐng)域
[0001]本發(fā)明的實(shí)施例涉及半導(dǎo)體器件領(lǐng)域，具體而言，涉及在整體隔離的或局部隔離的襯底上形成的應(yīng)變柵極全包圍半導(dǎo)體器件。
【背景技術(shù)】
[0002]近幾十年來，集成電路中部件的規(guī)?？s小是日益增長(zhǎng)的半導(dǎo)體工業(yè)背后的驅(qū)動(dòng)力。向越來越小的部件的規(guī)?？s小實(shí)現(xiàn)了功能單元在半導(dǎo)體芯片的有限基板面上增大的密度。例如，收縮晶體管尺寸允許在芯片上包含增大數(shù)量的存儲(chǔ)器件，導(dǎo)致制造出具有增大容量的產(chǎn)品。但對(duì)于更大容量的驅(qū)策并非沒有問題。優(yōu)化每一個(gè)器件的性能的必要性變得日益顯著。
[0003]在集成電路器件的制造中，諸如三柵晶體管的多柵晶體管隨著器件尺寸不斷縮小而變得更為普遍。在傳統(tǒng)工藝中，通常在體硅襯底或者絕緣體上硅結(jié)構(gòu)襯底上制造三柵晶體管。在一些情況下，體硅襯底由于其成本較低，并且因?yàn)樗鼈儗?shí)現(xiàn)了不太復(fù)雜的三柵制造工藝而是優(yōu)選的。在其他情況下，絕緣體上硅結(jié)構(gòu)襯底由于三柵晶體管的改進(jìn)的短溝道性能為而是優(yōu)選的。
[0004]借助整體隔離或局部隔離而形成的絕緣體上硅結(jié)構(gòu)襯底也可以用于制造柵極全包圍器件。已經(jīng)嘗試了許多不同技術(shù)來制造這種三維隔離溝道器件。但在這種半導(dǎo)體器件的絕緣形成領(lǐng)域中仍需要顯著的改進(jìn)。
[0005]另一方面，已經(jīng)嘗試了許多不同技術(shù)來改進(jìn)晶體管的遷移率。但在對(duì)于半導(dǎo)體器件的電子和/或空穴遷移率改進(jìn)的領(lǐng)域中仍需要顯著的改進(jìn)。
【附圖說明】
[0006]圖1A和IB示出了在制造半導(dǎo)體器件的方法中的不同操作的橫截面圖。
[0007]圖2A-2C示出了根據(jù)本發(fā)明的實(shí)施例的制造半導(dǎo)體器件的方法中的不同操作的橫截面視圖。
[0008]圖3A示出了根據(jù)本發(fā)明的實(shí)施例的基于納米線的半導(dǎo)體結(jié)構(gòu)的三維橫截面圖。
[0009]圖3B示出了根據(jù)本發(fā)明的實(shí)施例的沿a-a’軸的圖3A的基于納米線的半導(dǎo)體結(jié)構(gòu)的橫截面溝道圖。
[0010]圖3C示出了根據(jù)本發(fā)明的實(shí)施例的沿b-b’軸的圖3A的基于納米線的半導(dǎo)體結(jié)構(gòu)的橫截面間隔體圖。
[0011]圖4A-4J示出了根據(jù)本發(fā)明的實(shí)施例的制造半導(dǎo)體器件的方法中的不同操作的橫截面圖。
[0012]圖5A-5J示出了根據(jù)本發(fā)明的實(shí)施例的制造半導(dǎo)體器件的另一個(gè)方法中的不同操作的橫截面圖。
[0013]圖6A-6G示出了根據(jù)本發(fā)明的實(shí)施例的制造半導(dǎo)體器件的另一個(gè)方法中的不同操作的橫截面圖。
[0014]圖7示出了根據(jù)本發(fā)明的實(shí)施例的一個(gè)實(shí)現(xiàn)方式的計(jì)算設(shè)備。
【具體實(shí)施方式】
[0015]將描述在整體的或局部的隔離襯底上所形成的應(yīng)變柵極全包圍半導(dǎo)體器件。在以下說明中，闡述了多個(gè)特定細(xì)節(jié)，例如特定集成和材料狀況，以便提供對(duì)本發(fā)明的實(shí)施例的透徹理解。對(duì)于本領(lǐng)域技術(shù)人員來說，顯然，本發(fā)明的實(shí)施例的實(shí)踐可以無需這些特定細(xì)節(jié)。在其他實(shí)例中，沒有說明諸如集成電路設(shè)計(jì)布局的公知的特征，以免不必要地使得本發(fā)明的實(shí)施例模糊不清。而且，應(yīng)當(dāng)理解，附圖中所示的不同實(shí)施例是說明性表示，不一定按照比例繪制。
[0016]本發(fā)明的一個(gè)或多個(gè)實(shí)施例涉及在半導(dǎo)體器件制造過程中使用或包括底切(UC)控制層。例如，底切控制層可以用于累積在下鰭狀物氧化物(UFO)或絕緣體上硅結(jié)構(gòu)(SOI)或絕緣體上硅鍺結(jié)構(gòu)FIN形成中的應(yīng)變，以實(shí)現(xiàn)例如增強(qiáng)的溝道應(yīng)變形成?；赨FO的結(jié)構(gòu)可以稱為與下層襯底局部隔離，而基于SOI的結(jié)構(gòu)可以稱為與下層襯底整體隔離。本發(fā)明的實(shí)施例適合于這種局部隔離的和整體隔離的結(jié)構(gòu)。在一個(gè)或多個(gè)特定實(shí)施例中，為外延結(jié)構(gòu)形成保留外延種子層。在隨后的工藝操作中可以保留或者稍后去除外延種子層。
[0017]總體上，本文所述的解決方案適合于使得局部隔離的或整體隔離的器件應(yīng)變?？梢杂烧w隔離(SOI)或局部隔離(UFO)來實(shí)現(xiàn)或得到隔離，其中，在任一情況下，都將居間絕緣層布置在溝道區(qū)與下層體半導(dǎo)體襯底之間。例如借助下鰭狀物氧化物(UFO)、隱埋氧化物形成(BOX)或者替換電介質(zhì)來制造居間電介質(zhì)層，或者它可以包括在起始襯底中。
[0018]也許具體而言，本發(fā)明的一個(gè)或多個(gè)實(shí)施例涉及集成的柵極全包圍器件。因而，本文說明了高性能、低漏電晶體管技術(shù)方案。本文還專注于在將相同的溝道材料用于NMOS和PMOS時(shí)同時(shí)增大電子與空穴遷移率的困難。使用應(yīng)變解決方案、高遷移率溝道方案或者高遷移率溝道取向可以增強(qiáng)器件性能。
[0019]本文所述的方案可以用于處理半導(dǎo)體器件的溝道材料中載流子遷移率的問題。例如，在實(shí)施例中，為FIN結(jié)構(gòu)提供了未摻雜硅(Si)材料溝道。在基于S12的襯底上形成SiFIN，以利用完全未摻雜的溝道(例如無subFIN漏電)和最小的柵極引發(fā)漏極漏電(GIDL)或結(jié)漏。但典型地，不能在S12隱埋層上外延生長(zhǎng)Si。而且，如果將UFO技術(shù)用于在FIN下形成氧化物層，或者如果使用SOI晶圓，那么就會(huì)使得用以將應(yīng)變傳遞給溝道區(qū)的源極或漏極(S/D)應(yīng)激子的累積(例如，用于使硅溝道區(qū)應(yīng)變的外延SiGe)復(fù)雜化。例如，按照由于外延生長(zhǎng)的應(yīng)激子可能不能成核并生長(zhǎng)在氧化物頂上因而不能露出S12隱埋層(或UFO或SiGeOI)的限制，禁止使用底切工藝(例如去除起始的S/D材料)。因而，在具有隱埋氧化物的絕緣FIN上累積最大可獲得S/D引起的應(yīng)變是極具挑戰(zhàn)性的。
[0020]用以累積外延溝道應(yīng)變區(qū)的傳統(tǒng)方案可以包括執(zhí)行淺底切以留下布置在局部或整體隱埋氧化物上的薄Si層(或者其他外延成核層)，以便實(shí)現(xiàn)外延應(yīng)激子成核。這個(gè)方案可能不是最佳的，因?yàn)榭紤]到S/D外延體積有限，會(huì)有可能減小引起的應(yīng)變的任何容量。此外，使用這個(gè)受控的底切技術(shù)會(huì)不允許外延材料為了在所制造的器件的尖端區(qū)域中生長(zhǎng)的累積，否則的話，它會(huì)產(chǎn)生用于最大應(yīng)力傳遞的與溝道區(qū)極為接近的應(yīng)變特征。
[0021]為了舉例說明使用傳統(tǒng)方案的以上確認(rèn)的問題，圖1A和IB示出了在制造半導(dǎo)體器件的方法中的不同操作的橫截面圖。參考圖1A，半導(dǎo)體結(jié)構(gòu)100包括諸如硅層之類的半導(dǎo)體基體106，被布置在諸如整體絕緣層或局部絕緣層之類的絕緣層104上，所述絕緣層104位于諸如體娃襯底之類的襯底102上。具有掩|旲110和間隔體112的諸如多晶娃占位柵極電極的柵極電極108布置在半導(dǎo)體基體106上。參考圖1B，半導(dǎo)體基體106露出的部分凹陷以形成凹陷區(qū)114。凹陷區(qū)114減小了半導(dǎo)體基體106的厚度，但沒有露出下部絕緣層104。凹陷區(qū)114為外延成核提供了位置，用于例如隨后的源極與漏極應(yīng)激子形成。例如，隨后可以在半導(dǎo)體基體106的凹陷區(qū)114上生長(zhǎng)硅鍺(SiGe)，以便向柵極電極108下方的半導(dǎo)體基體106的溝道區(qū)提供應(yīng)力。
[0022]然而，再次參考圖1B，由于在區(qū)域114中必須保留一部分半導(dǎo)體基體，以便提供成核位置(它不能由絕緣層104提供)，僅可以得到淺凹陷。另外，在半導(dǎo)體基體106柵極電極108下方的部分很少或沒有底切，否則的話，它會(huì)允許與半導(dǎo)體基體106的有效溝道區(qū)極為接近的外延區(qū)的形成。因而，淺凹陷和最小底切會(huì)阻礙在柵極電極108下被允許的外延體積的范圍，有可能限制傳遞到溝道區(qū)的應(yīng)力的量。
[0023]因而，一個(gè)或多個(gè)實(shí)施例涉及通過實(shí)施蝕刻停止層(例如，其中隱埋SiGe)來實(shí)現(xiàn)在UFO/SiGeOI FIN上應(yīng)變的累積，蝕刻停止層是犧牲性的，并且隨后可以被去除以提供柵極全包圍和/或觸點(diǎn)全包圍結(jié)構(gòu)。以下更詳細(xì)地說明犧牲底切蝕刻停止層或犧牲頂部緩沖層在溝道和/或S/D區(qū)中的沉積及其去除。
[0024]為了舉例說明以上的解決方案，圖2A-2C示出了根據(jù)本發(fā)明的實(shí)施例的制造半導(dǎo)體器件的方法中的不同操作的橫截面圖。參考圖2A，半導(dǎo)體結(jié)構(gòu)200包括諸如硅層的半導(dǎo)體基體206，布置在諸如硅鍺蝕刻停止層的底切蝕刻停止層205上。底切蝕刻停止層205布置在諸如體硅襯底的襯底202上的諸如整體絕緣層或局部絕緣層之類的絕緣層204上。具有掩模210和間隔體212的諸如多晶硅占位柵極電極的柵極電極208布置在半導(dǎo)體基體206上。參考圖2B，去除半導(dǎo)體基體206露出的部分，以露出底切蝕刻停止層205的部分214。底切蝕刻停止層205的部分214防止了下部絕緣層204的露出。而且，由于可以將過蝕刻工藝用于去除半導(dǎo)體基體206的部分，可以得到底切在柵極電極208下方的區(qū)域215。
[0025]底切蝕刻停止層205的部分214還為外延成核提供了位置，例如用于隨后的源極和漏極應(yīng)激子形成。例如，如圖2C所示的，隨后可以相鄰于半導(dǎo)體基體206的剩余部分，在底切蝕刻停止層205的部分214上生長(zhǎng)諸如硅鍺(SiGe)外延區(qū)的外延區(qū)216?？梢园庋訁^(qū)216以向半導(dǎo)體基體206在柵極電極208下方的溝道區(qū)提供應(yīng)力。
[0026]盡管圖2A-2C示出了在本發(fā)明的一個(gè)或多個(gè)實(shí)施例中包括的概念，但更為精細(xì)的方案也可以用于制造得益于使用底切蝕刻停止層的半導(dǎo)體器件。例如，在圖2A-2C中，在形成半導(dǎo)體基體層(例如層206)之前，已經(jīng)形成了居間絕緣層(例如層215)(對(duì)于以下相關(guān)于圖6A-6G說明的工藝方案也是同樣的情況)。在其他實(shí)施例中，例如以下相關(guān)于圖4A-4J和5A-5J說明的工藝方案的情況，在半導(dǎo)體基體形成之后形成居間絕緣層。而且，在圖2A-2C中，在使得半導(dǎo)體基體層凹陷之前形成柵極電極或占位電極。但在其他實(shí)施例中，例如以下相關(guān)于圖4A-4J、5A-5J和6A-6G說明的工藝方案的情況，在使得半導(dǎo)體基體層凹陷之后制造柵極電極，使得能夠形成柵極全包圍半導(dǎo)體器件。
[0027]再次參考圖2A-2C，通過將隱埋半導(dǎo)體層用作蝕刻停止，于是可以設(shè)計(jì)底切處理，以使得體積和柵