一種非對稱FinFET結構及其制造方法
【技術領域】
[0001]本發(fā)明涉及一種半導體器件結構及其制造方法，具體地，涉及一種非對稱FinFET結構及其制造方法。
技術背景
[0002]隨著半導體器件的尺寸按比例縮小，出現(xiàn)了閾值電壓隨溝道長度減小而下降的問題，也即，在半導體器件中產生了短溝道效應。為了應對來自半導體涉及和制造方面的挑戰(zhàn)，導致了鰭片場效應晶體管，即FinFET的發(fā)展。
[0003]在FinFET結構中，為了增強柵對溝道的控制能力，更好的抑制短溝道效應，希望Fin溝道部分越窄越好。然而，在溝道厚度小于1nm以后，由于載流子遷移率隨著溝道厚度的減小而降低，器件性能會受到較嚴重的影響，特別地，在靠近源端的溝道部分所受影響尤為嚴重，而在漏端，由于高場飽和作用的影響，溝道寬度對遷移率的影響不起主要作用。
[0004]漏端感應勢魚降低效應(Drain Induct1n Barrier Lower)是短溝道器件中存在的一種非理想效應，即當溝道長度減小，源漏電壓增加而使得源區(qū)和漏區(qū)PN結耗盡區(qū)靠近時，溝道中的電力線可以從漏區(qū)穿越到源區(qū)，并導致源端勢壘高度降低，從而使源區(qū)注入溝道的載流子數(shù)目增加，漏端電流增大。隨著溝道長度的進一步減小，DIBL的影響越來越嚴重，使晶體管閾值電壓降低，器件電壓增益下降，同時也限制了超大規(guī)模集成電路集成度的提高。為了降低DIBL的影響，希望溝道寬度，尤其是靠近漏端的溝道寬度越窄越好。
[0005]因此，為了平衡溝道寬度對載流子遷移率和DIBL效應的影響，優(yōu)化器件性能，本發(fā)明提供了一種非對稱FinFET結構及其制作方法，其溝道區(qū)靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍，且其薄溝道部分的長度是厚溝道部分的長度的I至3倍。也就是說，在靠近源端的地方，主要考慮溝道寬度對遷移率的影響，溝道寬度較大；而在靠近漏端的地方，由于溝道寬度對載流子遷移率的影響不大，因此為了降低DIBL的影響，溝道寬度較小。與現(xiàn)有技術相比，本發(fā)明有效地抑制了短溝道效應的不良影響，提高了器件性能。

【發(fā)明內容】

[0006]本發(fā)明提供了一種非對稱FinFET結構及其制作方法，有效抑制了器件的短溝道效應，提高了器件性能。具體地，本發(fā)明提供了一種非對稱FinFET的制造方法，包括:
[0007]a.提供襯底；
[0008]b.在所述襯底上形成鰭片，所述鰭片的寬度為第二溝道寬度；
[0009]c.進行淺溝槽隔離；
[0010]d.在所述鰭片中部的溝道上方和側面形成偽柵疊層，在鰭片兩端分別形成源漏區(qū)；
[0011]e.淀積層間介質層以覆蓋所述偽柵疊層和所述源漏區(qū)，進行平坦化，露出偽柵疊層；
[0012]f.移除偽柵疊層，露出溝道部分；
[0013]g.在溝道頂部形成刻蝕停止層；
[0014]h.在源端一側的半導體結構上覆蓋光刻膠；
[0015]1.沿溝道兩側垂直于溝道側表面方向對未被光刻膠覆蓋的溝道進行減薄，直至得到第一溝道寬度；
[0016]j.移除刻蝕停止層。
[0017]其中，在步驟g中，所述刻蝕停止層的形成方式可以是在溝道頂部形成P型重摻雜區(qū)域。所述重摻雜區(qū)域的形成方式為離子注入，所述離子注入的元素為BF2，摻雜濃度為lel9cm_3 ?5el9cm_3,注入深度為 10nm。
[0018]其中，可選的，所述步驟g可以在步驟b前進行，即可在形成鰭片之前在溝道上方形成刻蝕停止層。其中，所述刻蝕停止層的形成方式可以是淀積掩膜版。
[0019]其中，在步驟h中，所述半導體結構上被光刻膠覆蓋的范圍為溝道距離源端I /4?I/ 2溝道長度處至源端邊界。
[0020]其中，在步驟i中，所述溝道減薄方法可以對暴露的溝道側面進行各向同性刻蝕。
[0021]其中，在步驟i中，所述溝道減薄方法可以是對暴露的溝道側面進行氧化。
[0022]本發(fā)明還提供了一種非對稱FinFET的制造方法，包括:
[0023]a.提供襯底；
[0024]b.在溝道頂部形成蓋帽層；
[0025]c.在所述襯底上形成鰭片，所述鰭片的寬度為第一溝道寬度；
[0026]d.進行淺溝槽隔離；
[0027]e.在所述鰭片中部的溝道上方和側面形成偽柵疊層，在鰭片兩端分別形成源漏區(qū)；
[0028]f.淀積層間介質層以覆蓋所述偽柵疊層和所述源漏區(qū)，進行平坦化，露出偽柵疊層；
[0029]g.移除偽柵疊層，露出溝道部分；
[0030]h.在靠近漏端的溝道側面形成掩膜；
[0031]1.沿溝道兩側垂直于溝道側表面方向對未被掩膜覆蓋的溝道進行選擇性外延，直至得到第二溝道寬度；
[0032]j.移除蓋帽層。
[0033]其中，可選的，在步驟b中，所述蓋帽層的形成方式可以是淀積掩膜版。
[0034]其中，在步驟h中，所述半導體溝道上未被掩膜覆蓋的范圍為溝道距離源端I /4?I/ 2溝道長度處至源端邊界。
[0035]其中，所述第一溝道寬度為5?1nm,所述第二溝道寬度為10?20nm。
[0036]其中，在步驟j之后，還包括:p.依次淀積柵介質材料、功函數(shù)調節(jié)材料以及柵極金屬材料。
[0037]相應地，本發(fā)明提供了一種非對稱FinFET結構，包括:
[0038]半導體襯底；
[0039]位于所述襯底上的鰭片；
[0040]位于所述襯底上方，鰭片兩側的淺溝槽隔離；
[0041]覆蓋所述淺溝槽隔離的層間介質層；
[0042]覆蓋所述鰭片中部的柵極疊層；
[0043]位于所述鰭片兩端的源漏區(qū)；
[0044]以及位于所述鰭片中部，所述柵極疊層下方的溝道區(qū)；
[0045]其中，所述溝道區(qū)靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍。
[0046]根據(jù)本發(fā)明提供的非對稱FinFET結構，在鰭片溝道部分靠近源端的地方，主要考慮溝道寬度對遷移率的影響，寬度較大；而在靠近漏端的地方，由于溝道寬度對載流子遷移率的影響不大，因此為了降低DIBL的影響，寬度較小。與現(xiàn)有技術相比，本發(fā)明有效地抑制了短溝道效應的不良影響，提高了器件性能。
【附圖說明】
[0047]圖1、圖2、圖3、圖4、圖6、圖8、圖9和圖12示意性地示出形成根據(jù)本發(fā)明中實施例一中各階段半導體結構的三維等角圖。
[0048]圖5、圖7、圖10和圖13示意性地示出形成根據(jù)本發(fā)明中實施例一中各階段半導體結構的剖面圖。
[0049]圖11為圖10中半導體鰭片結構的所對應的俯視圖。
[0050]附圖中相同或相似的附圖標記代表相同或相似的部件。
【具體實施方式】
[0051]如圖12所示，本發(fā)明提供了一種FinFET結構，包括:半導體襯底101 ；
[0052]位于所述襯底101上的鰭片102 ；
[0053]位于所述襯底101上方，鰭片102兩側的淺溝槽隔離103 ；
[0054]覆蓋所述淺溝槽隔離103的層間介質層105 ；
[0055]覆蓋所述鰭片102中部的柵極疊層；
[0056]位于所述鰭片102兩端的源漏區(qū)；
[0057]以及位于所述鰭片102中部，所述柵極疊層下方的溝道區(qū)300 ；
[0058]其中，所述溝道區(qū)300靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍。
[0059]其中，所述厚溝道部分的長度是溝道總長度的I / 4?2 / 3。
[0060]襯底101包括硅襯底(例如硅晶片)。其中，襯底101可以包括各種摻雜配置。其他實施例中襯底101還可以包括其他基本半導體，例如鍺或化合物半導體，例如碳化硅、砷化鎵、砷化銦或者磷化銦。典型地，襯底101可以具有但不限于約幾百微米的厚度，例如可以在400um-800um的厚度范圍內。
[0061]鰭片102通過刻蝕襯底101形成，與襯底101具有相同的材料和晶向，通常，鰭片102的長度為80nm?200nm,厚度為為30nm?50nm。源漏區(qū)位于鰭片102兩端，具有相同的長度。溝道位于鰭片102中部，源漏區(qū)之間，在本發(fā)明中，述溝道區(qū)靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍，其中，所述厚溝道部分的長度是溝道總長度的I / 4?2 / 3。本發(fā)明提供的非對稱FinFET結構，在鰭片溝道部分靠近源端的地方，主要考慮溝道寬度對遷移率的影響，寬度較大；而在靠近漏端的地方，由于溝道寬度對載流子遷移率的影響不大，因此為了降低DIBL的影響，寬度較小。與現(xiàn)有技術相比，本發(fā)明有效地抑制了短溝道效應的不良影響，提高了器件性能。
[0062]柵介質層107優(yōu)選材料為氮氧化硅，也可為氧化硅或高K材料。其等效氧化厚度為 0.5nm ?5nm。
[0063]柵結構包括導電的柵極疊層和一對位于該柵極疊層兩側的絕緣介質側墻201和201。柵極疊層可以只為金屬柵極，也可以為金屬/多晶硅復合柵極，其中多晶硅上表面上具有硅化物。
[0064]以下將參照附圖更詳細地描述本實發(fā)明。在各個附圖中，相同的元件采用類似