專利名稱：數(shù)據(jù)存儲和處理裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及根據(jù)權(quán)利要求1或9所述的數(shù)據(jù)存儲和處理裝置，及根據(jù)權(quán)利要求25所述的制造所述數(shù)據(jù)存儲和處理裝置的方法。
本發(fā)明特別涉及一種數(shù)據(jù)存儲和處理裝置，例如3D可縮放(scalable)單層和多層存儲器和數(shù)據(jù)處理模塊及裝置，更具體說，它們以在無源矩陣設(shè)計中被尋址的ROM和/或WORM和/或REWRITABLR塊為基礎(chǔ)。
本申請要求題為“Scalable integrated data-processing device(可縮放的集成數(shù)據(jù)處理器件)”的挪威專利申請NO982518的優(yōu)先權(quán)，該申請已轉(zhuǎn)讓給本發(fā)明的申請人，這里附帶引入作參考。這種可縮放的集成數(shù)據(jù)處理器件特別是微型計算機包括帶有一個以上處理器的處理單元和帶有一個以上存儲器的存儲單元。數(shù)據(jù)處理器件設(shè)置在載體襯底上，包括相互鄰近、彼此基本平行疊置的層。處理單元和存儲單元每個都按一層以上的這樣層和/或根據(jù)所選組合中處理器和存儲器的選擇數(shù)形成的各層提供。每層中都提供有構(gòu)成該層的內(nèi)部電連接的橫向?qū)щ娊Y(jié)構(gòu)，除此之外，每層還包括提供與其它層及數(shù)據(jù)處理器件的外部間的電連接的導(dǎo)電結(jié)構(gòu)。一層中這些另外的電結(jié)構(gòu)設(shè)置在至少該層的作為電邊緣連接和/或較好是作為構(gòu)成該層的交叉方向的電連接并與其平面垂直以便與其它層的導(dǎo)電結(jié)構(gòu)接觸的縱導(dǎo)電結(jié)構(gòu)的一個側(cè)緣上。各層特別是可由多個子層構(gòu)成，各子層由有機薄膜材料構(gòu)成。所有層或子層中的一些層也可以用有機或無機薄膜材料構(gòu)成。

圖1示出了根據(jù)優(yōu)先權(quán)申請的數(shù)據(jù)處理器件的優(yōu)選實施例。有利的是這里的處理器和存儲器，后者例如屬于處理器的RAMs設(shè)置在同一層內(nèi)。帶有I/O接口8的處理器接口3設(shè)置在襯底S上，在處理器接觸口3上是一個帶有一個以上處理器的處理層P1。處理器接口3和處理層P1可用作數(shù)據(jù)處理器件的最下層，與襯底相鄰，可按例如硅技術(shù)等常規(guī)技術(shù)實現(xiàn)。處理層P1上，提供第一存儲層M1，該層可以構(gòu)成為具有屬于下層處理層P1中的處理器5的一個以上RAMs 6。然而，圖1中，特別強調(diào)了存儲層M1中的隔離RAMs 6。另一方面，示出了存儲層M1中的存儲器是如何通過總線7與底下的處理層P1直接連接的，通過實現(xiàn)為垂直導(dǎo)電結(jié)構(gòu)，這種層疊結(jié)構(gòu)允許大量設(shè)置這種總線7，同時除短信號路徑外，這種層上層的結(jié)構(gòu)允許在處理層P1和存儲器M1間設(shè)置大量這種總線連接。應(yīng)認識到，這種一個表面上的并列設(shè)置相反需要更長的連接，因而需要更長的傳輸時間。另外，所示的數(shù)據(jù)處理器件還包括組合存儲和處理層MP1、MP2、MP3，這些層配有處理器，各處理器通過相同的處理器總線4彼此連接并與處理器接口3連接。所有組合存儲和處理層MP都包括一個以上處理器5和一個以上存儲器RAMs 6。組合存儲和處理層MP上，設(shè)置有帶有到外部單元的I/O接口9的存儲器接口1，存儲器接口1上是根據(jù)需要的大量存儲層M2、M3…，可以構(gòu)成為數(shù)據(jù)處理器的海量存儲器。這些存儲層M2、M3等又通過存儲器總線與存儲器接口1連接，所說存儲器總線通過層M2、M3構(gòu)成為縱向?qū)щ娊Y(jié)構(gòu)2。
這種集成數(shù)據(jù)處理器件具有可縮放結(jié)構(gòu)，原理上說，可以構(gòu)成為具有幾乎無限大處理和存儲容量。特另是這種數(shù)據(jù)處理器件可以實現(xiàn)三維最佳互連集成的各種可縮放平行結(jié)構(gòu)。
除包括隨機存儲取存儲器外，這種數(shù)據(jù)處理器件的存儲單元還包括ROM、WORA或REWRITEABLE或它們的組合形式的存儲器。
本發(fā)明具體公開了如何利用適用于上述類型的可縮放集成數(shù)據(jù)處理器件但又不限于此的結(jié)構(gòu)和處理方法，實現(xiàn)三維可縮放單層和多層存儲器和數(shù)據(jù)處理模塊的。
下面簡單介紹一下背景技術(shù)。
先進的DRAM典型管芯目前可用于570mm2芯片面積上基于0.18微米處理技術(shù)的1吉比特(Gbit)模塊。盡管加工訣竅可以將之明顯減小(40％)，但常規(guī)單晶體管DRAM單元大致需要10λ2的面積(其中λ是最小特征尺寸)。然而，行和列譯碼器、驅(qū)動器、讀出放大器和誤差修正邏輯電路不能共享同一硅區(qū)，會占有DRAM管芯面積的相當(dāng)大比例。更重要的是，到目前為止的現(xiàn)有DRAM設(shè)計無法證明對于3D疊置結(jié)構(gòu)是可縮放的。利用它們的設(shè)計，高密度RAM還不適于作ROM存儲器。甚至在最先進的光刻假說條件下，常規(guī)基于NOR門的ROM需要70λ2的標(biāo)稱單元(盡管加工訣竅也可以減小之)，將密度限制為＜108比特/cm2。較高密度只能通過采用與3D集成有關(guān)的致密金屬設(shè)計(最小金屬間距)實現(xiàn)。盡管巨大的經(jīng)濟潛能致使電子工業(yè)為之進行了大量研發(fā)，但這種技術(shù)上和經(jīng)濟上可靠的器件仍未能成為現(xiàn)實。
3D數(shù)據(jù)存儲人們已利用例如用于無機薄膜電路的剝離技術(shù)，嘗試彼此疊置存儲器薄層以實現(xiàn)高體積和面積密度。然而，背景技術(shù)導(dǎo)致已證明對于商業(yè)應(yīng)用來說太復(fù)雜或高成本的設(shè)計。在授予B.E.Gnade等人的美國專利5375085“Three dimensional ferroelectricintegrated circuit without insul ation layer between memorylayers(存儲層之間沒有絕緣層的三維鐵電集成電路)”中，公開了一種以鐵電存儲物質(zhì)為基礎(chǔ)的層狀無源尋址存儲器層疊體。然而，沒有給出具體信息，特別是關(guān)于多級的可加工性信息，只展示了如何完成包括所有需要的輔助有源電路的存儲器件。本申請人已申請了數(shù)個關(guān)于薄膜存儲層等疊置與本發(fā)明有關(guān)的專利申請。這些申請包括挪威專利申請NO973993、NO980781、上述的NO982518、NO980602和NO990867。
致密金屬設(shè)計無源矩陣尋址提供了相當(dāng)于約4λ2的單元面積的密度。
現(xiàn)有大量ROM器件采用無源矩陣尋址方式的專利，例如，D.N.Lynes等人的美國專利US4099260“Bipolar read-only-memory unithaving self-isolating bit-lines(自絕緣位線的雙極只讀存儲單元)”；K.G.Bauge和P,B.Mollier的美國專利US4400713“Matrixarray of semiconducting elements(半導(dǎo)電元件的矩陣陣列)”；M.Kaneko和K.Noguchi等人的美國專利US5170227“Mask ROM havingmonocrystalline silicon conductors(具有單晶硅導(dǎo)體的掩模ROM)”；S.Mori等人的美國專利US5464989“Mask ROM using tunnelcurrent detection to store data and a methed of manufacturingthereof(利用通道電流檢測存放數(shù)據(jù)的掩模ROM和其制造方法)”；J.Wen的美國專利US5811337“Method of fabricating asemiconductor read-only memory device for permanent storageof multilevel coded data(多級編碼數(shù)據(jù)永久存儲用的半導(dǎo)體只讀存儲器件的制造方法)”和F.Gonzalez等人的PCT申請W096/41381“A stack/trench diode for use with a multistate material ina non-volatile memory cell(在非易失存儲單元中和多態(tài)材料一起使用的堆/溝槽二極管)”。然而，這些方式明顯取決于傳統(tǒng)的硅晶片加工技術(shù)，涉及例如與本發(fā)明即低成本和任意多級數(shù)據(jù)存儲整體不兼容的熱處理、注入和腐蝕工序等。
上述美國專利5375085公開了以無源矩陣尋址為基礎(chǔ)的器件，但限于鐵電存儲材料的特殊情況。然而，鐵電材料作為這樣的例子，其中由于在進行重復(fù)局部轉(zhuǎn)換的未選單元中的極化損失，已證明這些專利不適用于單無源矩陣尋址存儲器方案。單個和兩個晶體管鐵電RAM(FERAM)器件避免了這個問題，但對簡單的3D縮放無用。
在H-C.Sung和L.Chen的美國專利US5441907“Process formanufacturing a plug-diode mask ROM(制造插式二極管掩模ROM的工藝)”中，公開了一種無源矩陣尋址的ROM，其中由存在或不存在的二極管接點，在每個矩陣交叉點編碼二進制數(shù)據(jù)。然而，根據(jù)該專利的制造方法涉及幾個高溫步驟，包括最后的退火，妨礙了多層結(jié)構(gòu)和采用低成本、低溫兼容材料。
薄膜ROM器件在S.H.Holmberg和R.A.Flasck的GB專利GB2066566“Amorphous diode and ROM or.EEPROM device utilizing same(無定形二極管和使用它的ROM或EEPROM)”中，公開了一種以含氟非晶硅為基礎(chǔ)的薄膜存儲器件。在I.D.French的美國專利US5272370“Thin-film ROM device and their manufacture(薄膜ROM器件及其制造)”中，公開了一種按無源矩陣尋址方案以薄膜存儲單元為基礎(chǔ)的ROM器件。重點強調(diào)了通過提供可分別選擇每個存儲單元的多層結(jié)構(gòu)，在每個存儲單元中進行多級(即，多比特)數(shù)據(jù)存儲。
本發(fā)明的主要目的是提供按2D的致密比特單元圖形可引入3D存儲結(jié)構(gòu)的結(jié)構(gòu)和技術(shù)方案，容易采用可實施的低成本制造技術(shù)。
本發(fā)明再一目的是提供具有短隨機存取時間、高數(shù)據(jù)傳輸速率和低功耗的ROM、WORM和REWRITABLE存儲器件。本文件中，術(shù)語“REWRITABLE”用于已存儲的信息可以通過擦除/寫入或直接重寫操作與新信息互換的存儲單元。根據(jù)應(yīng)用，該操作可只進行一次，或重復(fù)進行。
本發(fā)明還一目的是提供一種集成數(shù)據(jù)存儲和處理器件，其中存儲結(jié)構(gòu)和器件結(jié)構(gòu)可按非常致密結(jié)構(gòu)建立，其特征在于兩維和三維的短且高度平行的互連路徑。
最后，本發(fā)明再一目的是提供一種以低溫兼容工藝和適用于該工藝的材料為基礎(chǔ)的數(shù)據(jù)存儲和處理裝置的制造方法。
利用本發(fā)明獨立權(quán)利要求1和9特征部分的數(shù)據(jù)存儲和處理裝置，及本發(fā)明獨立權(quán)利要求25特征部分的制造數(shù)據(jù)存儲和處理裝置的方法，可以實現(xiàn)上述目的和優(yōu)點。
通過采用可以利用兩維和三維的新結(jié)構(gòu)建立器件的新材料和工藝，可以實現(xiàn)本發(fā)明的目的。與之有關(guān)的突出特點在于1)利用低溫兼容工藝和材料即聚合物或多晶或微晶或非晶硅的低溫加工技術(shù)制造存儲模塊。本文件中低溫兼容是指不超過與聚合物類襯底兼容的靜態(tài)溫度的工藝，或限制為充分縮短為類似兼容的時間的瞬時加熱工藝。作為例子在薄膜硅的激光結(jié)晶中，最上層的溫度實際上十分高，但由于短熱脈沖和總能量密度的緣故，熱量快速再分布于支撐層中。除某一深度外，由于量熱效應(yīng)，后者不會達到高溫。為簡化起見，以下可以稱上述低溫兼容工藝和材料為“低溫加工技術(shù)”和“低溫材料”。
2)低溫加工技術(shù)可以在一個高層或許多高層中建立存儲模塊，而不損害下層電路或疊置的其它存儲層。這即可應(yīng)用于以傳統(tǒng)單晶硅襯底為基礎(chǔ)的器件中，也可以用于帶有薄膜有源電路的塑料襯底。(后一種情況下，即使在持續(xù)的熱負載會引起損害的溫度下，也可以防止一般用于激光再結(jié)晶中的熱脈沖的短持續(xù)時間對塑料的損害)。
3)由1)和2)可以得到以下有益效果-可以疊置多層，產(chǎn)生了-高體積數(shù)據(jù)密度，及-高密度，短縱向互連，產(chǎn)生了高數(shù)據(jù)輸出-由于短距離，形成了低容性和阻性互連-較大字寬度的高度平行性(許多縱向連接)-根據(jù)需要，在需要高速有源電路的存儲模塊底下，在子層單晶或高性能多晶、非晶或微晶層中，采用這樣的區(qū)域。例子-集成SRAM數(shù)據(jù)高速緩沖存儲器-驅(qū)動器和接口電子電路-板上差誤檢測和修正塊取向電路，以提高存儲層的可靠性-由于無源矩陣尋址，每層具有高面積數(shù)據(jù)密度，在同一層之下和/或之上及內(nèi)，任意設(shè)置驅(qū)動電路層。
縱向互連可以取許多形式一種是通過通路的穿透導(dǎo)體，其中可用于疊置思路的短距離和大面積允許上述的高數(shù)據(jù)傳輸速度及靈活的結(jié)構(gòu)，涉及例如以下結(jié)合優(yōu)選實施例更具體介紹的通路交錯排列設(shè)計?？v向互連也可通過上述每層中引到該層邊緣的電導(dǎo)體實現(xiàn)，在此它們暴露，并可以與其它層中的類似暴露導(dǎo)體電連接。這可以例如通過下層邊緣的臺階狀延伸制造。另一類縱向互連取決于通過這些層的無接觸(無電流)通信。由于層狀結(jié)構(gòu)即不同層中電路間的容性、感性或光學(xué)耦合的緣故，這是可能的。
本發(fā)明的優(yōu)選設(shè)計實現(xiàn)為建立在含有所有有源電子電路的單晶硅襯底上的層狀結(jié)構(gòu)。后者通過通路與一個或多個上層存儲層通信。每個存儲層含有低溫處理過的二極管ROM和/或WORM和/或REWRITABLE陣列，在此通過利用無源矩陣尋址實現(xiàn)了高面積比特密度。每個存儲層獨立成一整體，不需要會在制造對底層產(chǎn)生損傷的高溫或化學(xué)損害性處理。所以存儲模塊可以定位于襯底中有源電子電路的上面，節(jié)省襯底實際地皮，提供有源電路和存儲模塊間的短路電子通道。另外，通過在第一層上附加更多存儲層，形成具有非常高體積比特密度的3D疊層結(jié)構(gòu)，可以擴大存儲容量。
上述器件可以使其自身適應(yīng)存儲模塊的“后處理”，在此首先利用傳統(tǒng)的硅基礎(chǔ)上的加工技術(shù)，制備單晶硅襯底上的所有電路。隨后可以在分離的設(shè)備中進行存儲層的淀積，例如，如果希望在該步驟中采用對于硅加工來說會存在污染問題的材料和工藝。
驅(qū)動器和讀出電路較好是按標(biāo)準(zhǔn)CMOS工藝制造在單晶硅襯底上，以降低成本，實現(xiàn)需要的高數(shù)據(jù)傳輸速率。然后，在通過通路耦合到底層驅(qū)動器的最后金屬化層上，建立ROM/WORM/REWRITABLE陣列。二極管可以是無機的，例如非晶硅、多晶硅或微晶硅，或它們可以以有機材料為基礎(chǔ)，例如共軛聚合物或低聚物。采用低溫二極管的無源矩陣尋址設(shè)計和3D結(jié)構(gòu)可以以臨界成本，在底層CMOS電路上，在所有現(xiàn)有ROM/WORM/REWRITABLE設(shè)計基礎(chǔ)上提供增強的動態(tài)存儲功能。
為清楚和具體起見，下面就按具有四個雙層的堆疊體的低溫加工的多晶硅二極管ROM陣列的優(yōu)選實施例，給出對本發(fā)明的具體介紹。利用非晶二極管的誘導(dǎo)爆炸式結(jié)晶或?qū)娱g有機膜的傳導(dǎo)調(diào)制，該設(shè)計可以容易地擴展到WORM存儲應(yīng)用，和通過在存儲矩陣中引入高功能存儲材料，容易擴展到REWRITABLE存儲器；應(yīng)用于本文件中上述屬于本申請人的其它專利申請。
以下具體介紹參照以下附圖，其中圖1示出了本發(fā)明可應(yīng)用于其中的可縮放集成數(shù)據(jù)處理器件的實施例，圖2示出了根據(jù)本發(fā)明一個實施例的1GB ROM裝置的示意布局，圖3是圖2中ROM的一對存儲平面的行/列尋址線的布局，圖4是圖2中的ROM存儲平面的交錯排列層疊設(shè)計，圖5是圖4所示幾種交錯排列層疊設(shè)計與圖2所示ROM存儲平面的多區(qū)段交錯排列層疊設(shè)計的結(jié)合，圖6是用于穿過或橫過存儲平面進行連接和連接后者與底層電路的交錯排列的縱向或橫向通路，圖7是存取時間與存儲塊區(qū)段間關(guān)系的曲線圖，圖8是平均尋址功率要求與平均塊(讀)尋址尺寸間關(guān)系的曲線圖，圖9是ROM中“導(dǎo)通”和“截止”元件中的縱向二極管，圖10是圖9所示的縱向二極管，但利用自對準(zhǔn)和平面化工藝制造。
圖2中示出了根據(jù)本發(fā)明用于1吉比特(GB)設(shè)置的示意層布局。行多路分解器和驅(qū)動器、讀出放大器及列多工器按構(gòu)成結(jié)構(gòu)的基礎(chǔ)的常規(guī)VLSI CMOS單晶芯片實現(xiàn)。所有二極管ROM層在完成了VLSI電路后制造于最后的介質(zhì)淀積和CMP平面化層上。
除具體涉及存儲平面外，不討論VLSI CMOS電路的細節(jié)。驅(qū)動器和讀出放大器基本與用于常規(guī)DRAM模塊的相同，設(shè)計可以幾乎原封不動地照搬。行驅(qū)動反相器必須實現(xiàn)為適應(yīng)二極管ROM結(jié)構(gòu)的高容量，讀出放大器需要為降低充電率而改進。
存儲平面是層疊的層狀結(jié)構(gòu)，每個ROM層由可能通過縱向二極管結(jié)構(gòu)交叉連接的簡單行/列線構(gòu)成，二進制0(或1)表示存在該二極管。共八個存儲平面，每個引入109比特，需要生成吉比特模塊。為減少掩模級總數(shù)，兩存儲平面間共享行線，減低了速率，但簡化了整個制造。
圖3示出了每對存儲平面的電示意圖。鎖存發(fā)行地址(RAS)后，最后的反相器驅(qū)動一個行線接地。電流從各列線(兩列對對稱地)流過二極管，列線上的電壓降與所有列線并行讀出。讀出后，行列恢復(fù)到VDD電位，列線恢復(fù)到其靜態(tài)電位(地和VDD-0.7之間)。該二極管定義(與NOR MOS設(shè)計相比)的存儲器的功率和速度損失由于行/列致密金屬交叉布局允許的密度增大而偏移更大。在塊取向的數(shù)據(jù)存取器件中，驅(qū)動單行反相器提供了兩列的數(shù)據(jù)讀取。盡管每行存取的速度會受電容充電的限制，但總的數(shù)據(jù)傳輸速率被“放大”列長度的兩倍。如以下進一步討論的，隨機數(shù)據(jù)存取時間也可以通過存儲器的適當(dāng)區(qū)段進行調(diào)節(jié)，下面將結(jié)合圖5更具體地介紹其中的某一些。
獨立于該區(qū)段，圖3D存儲層需要在Si管芯上交錯排列的層疊的存儲平面，以提供用于行驅(qū)動器、讀出放大器、和外圍電路的區(qū)域。圖4示出了這種交錯排列層疊的設(shè)計，其中存儲平面由淺灰色表示，單晶硅塊由暗灰色限定。每個存儲平面對既水平偏移，又垂直偏移，以提供用于行驅(qū)動器(大反相器)和讀出放大器的單晶硅實際地皮。所有的行驅(qū)動器從公用行譯碼器(利用最后的平面對選擇NAND的)邏輯電路饋送附圖未按比例畫，特別是行驅(qū)動器和讀出放大器需要的面積比大致減小為存儲器尺寸的均方根。讀出放大器，假定一個4096×4096區(qū)段將占管芯實際地皮的小于10％。對于256兆比特陣列，該面積小于總管芯面積的1％。
在存儲陣列在單晶邏輯電路之上的層疊設(shè)計中，相當(dāng)大比例的管芯未使用。需要其中一定比例用于壞單元映射和誤差修正邏輯，但其余應(yīng)構(gòu)成SRAM數(shù)據(jù)高速緩沖存儲器，以便使多次存取砬小到存儲平面。作了如下考慮，存儲器存取期間發(fā)生的初始功耗-減少了滿足高速緩沖存儲器要求所需要的數(shù)量，甚至在隨機存取模式下也具有動態(tài)減小整個功率的電位。對于隨機存儲存取來說，高速緩沖存儲器仍需要提供某些來自存儲器的先行預(yù)定讀出，以補償直接存取的功率和速率限制。對于高塊取向存儲器應(yīng)用來說，高速緩沖存儲器變得低于臨界值，代之以把該區(qū)專門用于更高級誤差修正算法，以提高管芯成品率，降低成本。
由于來自二極管元件的容性負載，8平面1吉比特平面的優(yōu)化存儲結(jié)構(gòu)將不是32,768×32,768陣列。行線電容(源于介質(zhì)和二極管元件)和列線電容隨陣列尺寸線性增大。行電荷和二極管電流傳輸設(shè)定了功耗，列行電容直接決定了讀出放大器需要的電荷積累時間。為提高速度，1吉比特存儲塊可以像圖5那樣分段，其中圖4所示層疊設(shè)計用于以增大驅(qū)動器電子電路實際面積為代價，結(jié)合交替在各隔離塊之間層疊的讀出電路的幾個平面。但由于該設(shè)計中，Si襯底的較大面積未使用(其余屬于高速緩沖存儲器)，所以這種代價不明顯。優(yōu)化區(qū)段強烈依賴于該應(yīng)用--特別是存儲塊存取的平均尺寸。一般說，從功耗方面來說，隨著塊尺寸減小，較小的區(qū)段是重要的。也可以通過增大存儲區(qū)段的數(shù)量，動態(tài)提高最小隨機存取速度。(以下會進一步考慮這些條目。)也可以僅利用一對利用公用列通路的讀出放大器實現(xiàn)多陣列塊，兩平面間具有二極管隔離。然而，由于導(dǎo)通這些平面的隔離二極管需要的時間的緣故，這種設(shè)計存在嚴重的速度損失。在有源MOS隔離晶體管可實現(xiàn)于存儲平面上的未來，某些應(yīng)用可采用單讀出放大器設(shè)計。但于底層襯底不受實際地皮的限制，所以管芯尺寸增大會最小。
為實現(xiàn)希望的數(shù)據(jù)傳輸速度，必須在數(shù)據(jù)選通期間鎖存所有讀出放大器，提供到列譯碼邏輯的塊傳輸。自然這發(fā)生在作為該設(shè)計一部分的SRAM高速緩沖存儲器內(nèi)。假定為CD-ROM基礎(chǔ)上的替換，多數(shù)數(shù)據(jù)存取從列鎖存高速緩沖存儲器分解，不存在附加的行數(shù)據(jù)選通。
可能會涉及器件級和上存儲塊間致密通路產(chǎn)生的局限，但由于通路可以交錯排列，滿足常規(guī)通路固定的設(shè)計規(guī)則，能夠?qū)崿F(xiàn)用于存儲陣列的致密金屬布線密度，所以不成問題。如圖6所示，通路的簡單交錯排列示出了一種可能的解決方案。通路交錯排列于(或跨于)管芯上，以嚴格地滿足2×2λ通路尺寸，疊于通路的所有側(cè)面上的1λ金屬，3λ最小通路間距，仍保持存儲陣列自身內(nèi)相當(dāng)致密的金屬布線。通路一般是隔開的而不是圖示的那樣，以適應(yīng)讀出放大器或行驅(qū)動器實際需要的間隔。該布局中，N中的一條線損失。為保持一致的金屬密度和最佳工藝(需要使金屬間距外推到隨機邏輯設(shè)計規(guī)則外)，并用假金屬線(無接點)代替損失的線。將這種交錯排列方法導(dǎo)致的行/列密度下降引入以下設(shè)計分析所給出的計算結(jié)果。盡管針對2λ通路進行了展示，但顯然可以延及用于連接存儲陣列與金屬1或2的任何尺寸通路。
利用上述限定的一般布局，現(xiàn)在可以確定希望的管芯尺寸。存儲平面密度受存儲器金屬布線間距的限制，設(shè)定存儲器的整體密度。節(jié)省的設(shè)計需要以最小通路重疊和金屬-金屬間間隔為基礎(chǔ)的金屬間距。則整個管芯尺寸大致比存儲平面自身大20％(對于交錯排列布局和外圍驅(qū)動器來說)。然而，不必將金屬限制到隨機邏輯極限。由于發(fā)展到具有均勻間隔和密度的非常致密金屬陣列，所以可以極大地減小線寬和間隔。只要可以使存儲平面上的隨機布線最小，對于致密金屬間距來說，便可以優(yōu)化光刻和腐蝕，甚至在上層中，也允許使用多晶或金屬1線寬。這不能應(yīng)用于通路，但如上所述，可以在設(shè)計規(guī)則的極限范圍內(nèi)制造它們。
此外，存儲單元的簡單設(shè)計在存儲單元內(nèi)不需要通路金屬重疊，光刻對不準(zhǔn)可以減小接觸面積(一個軸)，但隨后的層間介質(zhì)將鈍化暴露的二極管元件。這兩個工藝改進允許最大金屬間距，結(jié)果得到4λ2的單元面積(其中λ大致為金屬寬度/間隔)。
表1充分比較了0.35、0.25和0.18微米光刻基礎(chǔ)上的三種技術(shù)(設(shè)計規(guī)則取自TSMC和MOSIS可縮放設(shè)計)。以下該表概括了假設(shè)512比特平均塊傳輸和1000MB/s總數(shù)據(jù)傳輸?shù)脑O(shè)計需要情況下的1GB設(shè)計的結(jié)果。該區(qū)段是建議尺寸，以平衡存取時間，具有100ns的最大需求。
表1
所以按現(xiàn)有0.25微米技術(shù)容易實現(xiàn)1GB存儲器-具有在合理限制范圍內(nèi)的管芯尺寸(＜500mm2)。對于0.35微米設(shè)計規(guī)則，單個芯片尺寸對于制造來說可能太大，但0.5GB陣列是合理的。關(guān)于0.35微米技術(shù)只有caveat是上級金屬平面化必須作為CMP工藝實施，以提供上層上的致密金屬需要的平整度。
現(xiàn)在相對于設(shè)計和工作參數(shù)考慮存儲器速度和功耗。
設(shè)計參數(shù)為了該設(shè)計實例的目的，采用以下近似·行和列線寄生電容取作等于直接電容·層間介質(zhì)為300nm的SiO2等效值·金屬線導(dǎo)電率為0.07Ω/□·讀出放大器最小閾值是10mV·對于1V正偏來說二極管跨導(dǎo)是103A/cm2·在零偏時二極管是一側(cè)結(jié)，具有400nm的耗盡層寬度(1017摻雜)數(shù)據(jù)傳輸速率列鎖存器充滿后，容易實現(xiàn)希望的1吉比特/s持續(xù)數(shù)據(jù)傳輸速率。甚至在4096區(qū)段，每個行存取也滿足的8192個鎖存，實際數(shù)據(jù)存取時間為亞1微秒。然而，這假定數(shù)據(jù)傳輸被高度修正，所有8192個列位都有用。由于這是不正常的，所以功率產(chǎn)生損失。
存取時間瞬時數(shù)據(jù)存取速度(從RAS到對CAS鎖存有效的數(shù)據(jù))由通過二極管向列線電容的充電時間確定。這是將在二極管基礎(chǔ)上的ROM單元中實現(xiàn)的更難的參數(shù)。該時間是陣列尺寸(區(qū)段)、二極管電導(dǎo)、二極管電容(主要)、行驅(qū)動線電阻和讀出放大器最小電壓靈敏度的復(fù)雜函數(shù)。
該存取時間是行充電時間(RrowCrow)、相對于最小特定電壓擺動的列讀出積分時間(CcolΔV/Idiode)和用于隨行/列尋址的隨機邏輯延遲器的估值的總和。
從圖7的曲線可以看出，存取速度僅稍微與光刻規(guī)則有關(guān)，但與區(qū)段尺寸非常相關(guān)。減少了陣列的16個區(qū)段上的往返。
功耗影響功耗的初始設(shè)計參數(shù)是每次讀取時傳輸?shù)膲K平均尺寸，只要能夠由行讀取高速緩沖存儲器滿足讀取需要，充電和讀出放大器需要的功率使可以對大量讀取周期進行平均。但如果存取變?yōu)殡S機，每次存取都需要行充電周期，功率需要將明顯增長。圖8的曲線示出了作為平均塊讀取尺寸及1000GB/s的持續(xù)數(shù)據(jù)傳輸速率的函數(shù)的估計功率需要。為此，采用分四個區(qū)段的0.25微米設(shè)計。注意，比例尺是對數(shù)。只要平均塊尺寸保持幾百以上，則功耗由固有傳輸決定。由于尺寸下降，需要附加行讀取，由于該塊尺寸功率相反上升。
存儲平面制造例如根據(jù)本發(fā)明的ROM存儲器的多平面實施需要上級加工保持具有最小形貌生長的平面結(jié)構(gòu)(超過12個金屬層)。加工必須與在行/列通路上暴露的金屬線相適應(yīng)-有效地將加工限制到250℃。二極管的制造較好是也與接觸通路自對準(zhǔn)，以便減少掩模數(shù)。
下面將以無機半導(dǎo)電材料為基礎(chǔ)介紹兩種方便的途徑·通過通路(或地氈式淀積和CMP腐蝕)選擇性淀積在金屬/Si籽晶層之上的微晶Si·地氈式a-Si的爆炸式結(jié)晶-留下用于平面化的高電阻率a-Si-使用通路介質(zhì)，采用激光強度高調(diào)制4f2存儲密度需要將被更充分的加工并且按垂直結(jié)構(gòu)接觸的隔離二極管-與按目前技術(shù)的傳統(tǒng)平面結(jié)構(gòu)相反。ROM或阻抗控制的RAM器件中的隔離二極管直接制造在行/列金屬上，如圖9示。對于ROM來說，左側(cè)上的存儲單元為“導(dǎo)通”，而右側(cè)上的存儲單元保持“截止”。在最簡單的結(jié)構(gòu)中，在二極管材料上構(gòu)圖的層間介質(zhì)的分割方面各存儲單元間存在或不存在不同。下面將討論幾種特殊的制造技術(shù)，從利用本制造技術(shù)的最復(fù)雜技術(shù)開始，到僅涉及更深奧的工藝。
下面將結(jié)合特殊加工例子討論利用直接能量加工技術(shù)的縱向二極管的制造。
例A-利用聚合物/低溫襯底直接在金屬化上制造二極管對于所有制造策略來說共同的是直接在構(gòu)成存儲器的行或列線的致密金屬線陣列上形成縱向p-n結(jié)二極管。由于能夠與用于WORM/RAM應(yīng)用的其它低溫材料兼容，所以瞬時熱加工具體說是光脈沖或離子束是制造的優(yōu)選方法。該方法包括?。矸e用于行/列底層矩陣的金屬膜。底層金屬的選擇部分取決于以下方法，如下討論的。金屬膜可以是由高導(dǎo)電性底層(Al)和與S接觸的中間阻擋層(例如鎢)構(gòu)成的多層結(jié)構(gòu)。
ⅱ．例如利用濺射、e-束蒸發(fā)或PECVD等淀積薄非晶施主(n型)摻雜的硅。
ⅲ．原位淀積由受主(p型)摻雜硅或鍺構(gòu)成的第二層。
ⅳ．激光誘發(fā)非晶硅膜的結(jié)晶，形成多晶pn結(jié)二極管。能量密度選擇為實現(xiàn)硅膜的充分或幾乎充分地熔化，從而由金屬層形成核。于是將產(chǎn)生較大晶粒(＞50nm)多晶二極管，其結(jié)靠近原始p-n淀積邊界。
ⅴ．低級行線的掩蔽與腐蝕，然后是層間介質(zhì)(SiO2)的保形淀積。
ⅵ．構(gòu)圖接觸級，限定“導(dǎo)通”和“截止”存儲單元。
ⅶ．列金屬淀積和構(gòu)圖/腐蝕。
例B-關(guān)于采用爆炸式結(jié)晶的改進上述(ⅳ)中結(jié)晶需要的通量由膜厚度決定。結(jié)晶可以利用只需要形成最少熔化表面的爆炸式結(jié)晶(M.O.Thompson.Phys.Rev.Lett.52:2360(1984))法交替進行。非晶和結(jié)晶之間的焓差不同，將使熔化物通過該薄膜，對下金屬層具有最小凈熱沖擊。所得二極管層是混合的非晶/多晶相，但保持用于存儲隔離應(yīng)用的足夠電流密度(100A/cm2)。
例C-關(guān)于使用肖特基二極管的改進不用淀積用于結(jié)型二極管的p和n型膜，可以進該工藝，直接利用下金屬膜制造肖特基勢壘二極管。這種改進包括只淀積n型膜、結(jié)晶化和利用直接金屬(最小液體相互作用)或通過金屬接觸的局部熔化形成的硅化物相形成肖特基勢壘，這種改進最適于爆炸式結(jié)晶，以減小金屬層中耗散的熱能。
例D-關(guān)于由金屬接觸自動-摻雜的改進電有源摻雜劑可引入金屬膜，避免了n和p型Si隔離膜的需要(上述步驟ⅱ和ⅲ)。鎢金屬化上的砷或硼薄涂層或含硅或砷的合金可提供到單膜淀積的補償摻雜，局部熔化和從金屬或金屬涂層引入雜質(zhì)后，進行液相擴散，并在結(jié)晶期間可能進行分凝，從而形成p-n結(jié)。界面的位置受結(jié)晶動態(tài)學(xué)的控制，并可以通過流量的改變控制，再一次主要在爆炸式結(jié)晶區(qū)。
例E-關(guān)于采用鍺的改進上述所有方法對于鍺來說與硅基本相同。盡管鍺多晶二極管可表現(xiàn)出更高的漏電，但通過將所有液態(tài)工藝溫度降低450K，可以補償。盡管瞬時熔化相無需說非?；顫?。
例F-金屬選擇除像上述例C所公開的改進外，對金屬的主要要求是減小固化期間與熔化半導(dǎo)體的相互反應(yīng)。候選金屬包括難熔金屬，例如鉭、鎢和鉑，中間瞬時金屬，包括Pd、Mo、Ni、Co或Cr，電流擴散阻擋層，例如TiN，終止硅化物相，例如NiSi2。所有元素金屬形成穩(wěn)定硅化物相，預(yù)計會與液體Si或Ge發(fā)生中度反應(yīng)。采用穩(wěn)定硅化物可以減輕這種反應(yīng)，然而，由于硅化物也是合適的導(dǎo)體，所以形成薄硅化物不成問題。對于實現(xiàn)像例C那樣的改進來說，需要形成很好限定的硅化物。
對于二極管的自對準(zhǔn)和平面化來說，可以引入某種加工技術(shù)。
上述例A中介紹的工藝是常規(guī)的半導(dǎo)體加工技術(shù)，包括接觸掩模與底層行金屬的精確重疊。此外，腐蝕工藝產(chǎn)生增大了的粗糙形貌，對于層疊3D集成來說必須平面化這種形貌。然而，多晶和非晶相間導(dǎo)電率103-105的差可用于開發(fā)自對準(zhǔn)二極管限定圖形，可以同時解決平面化問題。這種模式的主要改進在于在內(nèi)二極管區(qū)留下非晶相材料，并減小結(jié)構(gòu)高度。這種情況下工藝流程如下ⅰ、淀積并構(gòu)圖用于行線的金屬。金屬被充分腐蝕，并利用各金屬線間的介質(zhì)被平面化。
ⅱ、均勻地淀積n和p型非晶膜(或通過上述改進的單層)。
ⅲ、淀積接觸介質(zhì)加薄金屬難熔層(Cr或Al)。圖形腐蝕留下通路，在此將形成二極管。
ⅳ、通過構(gòu)圖的膜進行激光輻射。僅在通路中能量被充分吸收，激發(fā)硅的結(jié)晶(爆炸式或充分熔化)。
ⅴ、淀積列線金屬。(難熔薄膜，如果是兼容金屬，則不需要在淀積前被去除-可以同時進行腐蝕。構(gòu)圖和腐蝕列線。
ⅸ、介質(zhì)淀積和平面化。
該工藝中，列金屬與通路的對準(zhǔn)可以放松。由于底層金屬被非晶硅充分涂敷，所以對不準(zhǔn)不會造成列到行的短路。非晶硅的導(dǎo)電率必須保持相當(dāng)?shù)停员阈芯€間的串?dāng)_不明顯。利用帶有通過從底層金屬引入摻雜劑形成的二極管的非常輕摻雜a-Si膜，容易實現(xiàn)這種效果(上述的例D)。-對于所得二極管結(jié)構(gòu)，可以參考圖10。
在另一改進中，采用長波長激光激發(fā)結(jié)晶，而不同采用短波長激光(準(zhǔn)分子激光)作激發(fā)源。在1.06微米(Nd:YAG波長)，非晶硅充分透明，能量可以通過非晶硅膜透射，并僅被底層金屬膜吸收。然后，這種金屬激發(fā)爆炸式結(jié)晶或(充分熔化)。這種模式的優(yōu)點在于，二極管僅形成于行金屬區(qū)中。
最后，代替晶片上圖形，可以利用構(gòu)圖的激光束(通過掩模成像)構(gòu)圖二極管陣列。這局限于較大特征尺寸(1微米)，但避免了數(shù)個光刻步驟。
本發(fā)明并不想限于ROM器件，而是如上所述可以實現(xiàn)各種存儲器和數(shù)據(jù)處理裝置和模塊。下面給出替代優(yōu)選實施例的簡單介紹。
上述基本設(shè)計也可應(yīng)用于WORM應(yīng)用。這可以從開始時所有交叉點都表現(xiàn)為整流二極管特性的無源矩陣陣列開始。對給定交叉點的寫入通過建立一個開路即破壞二極管的正向?qū)щ娦詫崿F(xiàn)。
在一種實施例中，通過在兩組構(gòu)成無源矩陣的平行電極之間夾入共軛聚合物，制造矩陣陣列，電極和夾層材料選擇為在每個交叉點自發(fā)建立整流二極管。在本科技文獻中充分研究和介紹了有關(guān)物理機制。對給定交叉點的寫入利用數(shù)種方法之一實現(xiàn)。最直觀的一種但不是唯一的一種是，通過短路產(chǎn)生熱損傷，但強電流脈沖通過交叉點處的聚合物，引起導(dǎo)電性的局部受控減小，或開路。受本申請人控制的以下專利申請中給出了合適的材料和幾何形狀的介紹，挪威專利申請N0972803和NO973390及由此衍生的申請。
盡管對上述第4部分中討論的優(yōu)選實施例在低偏置下進行近似模擬的讀出，但寫入仍需要較高電流和不同的脈沖協(xié)議。所以，必須嚴密控制交叉點處能量耗散的熱分布，以便在二極管結(jié)實現(xiàn)希望的熱史，及限定對正被寫入的交叉點的電流誘生阻抗改變(例如熱損傷)的區(qū)域。這些方面表明，與ROM型相比，WORM存儲器的電子電路復(fù)雜性更高，這與寫入期間更高電流要求一起造成了一定程度的低比特密度。另一方面，全電子寫入過程表明，避免了例如掩蔽ROMs等制造中包括的基礎(chǔ)加工步驟。
所屬領(lǐng)域的技術(shù)人員容易理解，上述基本設(shè)計開創(chuàng)了在單個器件中或者在相同層或作為一個疊層中的分離ROM、WORM和REWRITABLE層，集成ROM、WORM和REWRITABLE陣列的先河。在眾多可能由此產(chǎn)生的結(jié)果中，特別提出了這種組合存儲器類型。
自檢測成品率提高作為后制造測試和鑒定程序的一部分，ROM的自檢測程序?qū)τ谧R別存儲器中的故障是有效的。結(jié)果存儲在WORM中，并被鏈接到由ROM產(chǎn)生的指令，使存儲器件中的故障被繞過或被修正。這可以按對使用者明顯而不是潛在的模式實現(xiàn)。以此方式，可以提高制造成品率。
可結(jié)合或不結(jié)合不同類型的存儲器的上述器件直接延伸范圍包括對于2和3維結(jié)構(gòu)的加工能力。所以，以密集的物理近似快速和直接存取指定存儲器的分布式處理器(包括但不限于微處理器)將提供基于傳統(tǒng)硅晶片技術(shù)的處理器/微處理器結(jié)構(gòu)所不能實現(xiàn)的速率和靈活性。關(guān)于這些相關(guān)方面的更充分介紹，特別是可縮放結(jié)構(gòu)的集成存儲器和處理結(jié)構(gòu)，可以參考挪威專利申請NO982518，本申請從中得到優(yōu)先權(quán)，一般為計算機文件。
顯然，通過采用新結(jié)構(gòu)方案及采用便于實施高密度2-和3-維結(jié)構(gòu)的材料和工藝，以上本發(fā)明提供了理想且具體的實施例擴展。
權(quán)利要求
1．一種數(shù)據(jù)存儲和處理裝置，包括襯底上的ROM和/或WORM和/或REWRITABLE存儲模塊和/或處理模塊，其中存儲和/或處理模塊作為單個主層或多個主層提供在襯底上面，其中存儲模塊和/或處理模塊的每個主層包括功能子層，其中在每個主層中存儲模塊和/或處理模塊通過通路、表面或邊緣接點與其它主層和設(shè)置在襯底上或內(nèi)的電路通信，其中該裝置包括使該裝置工作的晶體管和/或二極管形式的有源元件，其特征在于，至少某些或多數(shù)使該裝置工作的晶體管和/或二極管提供在襯底上或內(nèi)。
2．根據(jù)權(quán)利要求1的裝置，其特征在于，至少部分襯底含有按體或作為薄膜形式提供在無源載體上的摻雜或未摻雜半導(dǎo)體材料，在此半導(dǎo)體材料選自以下材料中的一種或幾種非晶、多晶、微晶、體或工藝限定的單晶形式的硅、砷化鎵和鍺，或包括分子、低聚物或聚合物或它們的組合等的有機半導(dǎo)體材料。
3．根據(jù)權(quán)利要求1的裝置，其特征在于，設(shè)置在襯底上或內(nèi)的電路由以下技術(shù)中的一種或幾種實現(xiàn)CMOS、NMOS或PMOS。
4．根據(jù)權(quán)利要求1的裝置，其特征在于，設(shè)置在襯底上或內(nèi)的電路包括一種以上以SRAM、DRAM和/或鐵電RAM(FERAM)形式的高速緩沖存儲器。
5．根據(jù)權(quán)利要求1的裝置，其特征在于，它包括薄膜電路。
6．根據(jù)權(quán)利要求1的裝置，其特征在于，設(shè)置在襯底上或內(nèi)的電路包括用于探測和修正存儲器誤差和缺陷的處理器。
7．根據(jù)權(quán)利要求1的裝置，其特征在于，設(shè)置在襯底上或內(nèi)的電路包括用于再映射上層和/或襯底中的缺陷存儲區(qū)的處理器。
8．根據(jù)權(quán)利要求1的裝置，其特征在于，設(shè)置在襯底上或內(nèi)的電路包括用于動態(tài)再映射(remapping)存儲模塊以便優(yōu)化其性能和壽命的處理器。
9．?dāng)?shù)據(jù)存儲和處理裝置，包括襯底上的ROM和/或WORM和/或REWRITABLE存儲模塊和/或處理模塊，其中存儲和/或處理模塊作為單個主層或多個主層提供在襯底上面，其中存儲模塊和/或處理模塊的每個主層包括功能子層，其中在每個主層中存儲模塊和/或處理模塊通過通路、表面或邊緣接點與其它主層和設(shè)置在襯底上或內(nèi)的電路通信，其中該裝置包括使該裝置工作的晶體管和/或二極管形式的有源元件，其特征在于，襯底上面的至少某些和多數(shù)層都包括低溫兼容有機材料和/或低溫兼容加工過的無機膜。
10．根據(jù)權(quán)利要求9的裝置，其特征在于，無機膜材料是硅、硅化合物、金屬或它們的組合。
11．根據(jù)權(quán)利要求9的裝置，其特征在于，襯底上面的至少某些和多數(shù)層含有帶晶體管和/或二極管的電路。
12．根據(jù)權(quán)利要求9的裝置，其特征在于，各層中的至少一層包括帶有無源矩陣可尋址存儲元件的存儲模塊，所說存儲元件由存儲材料限定在存儲材料表面上的第一組平行電極和與第一組電極交叉的存儲材料相反表面上的第二組平行電極中的各電極間的交叉點上，所說存儲元件在交叉點處實現(xiàn)為非線性阻抗元件，為提高其可尋址性能，每個元件都具有由交叉電極間的存儲材料的電阻抗參數(shù)給出的邏輯值。
13．根據(jù)權(quán)利要求12的裝置，其特征在于，非線性阻抗元件是由一種以上以下材料構(gòu)成的整流二極管，即，非晶、多晶、微晶、體或工藝限定的單晶形式的硅、砷化鎵和鍺，或包括分子、低聚物或聚合物或它們的組合等的有機半導(dǎo)體材料。
14．根據(jù)權(quán)利要求12的裝置，其特征在于，非線性阻抗元件是由一種以上以下材料構(gòu)成的晶體管，即，非晶、多晶、體或工藝限定的單晶形式的硅、砷化鎵和鍺，或包括分子、低聚物或聚合物或它們的組合等的有機半導(dǎo)體材料。
15．根據(jù)權(quán)利要求9的裝置，其特征在于，每個主層分成兩個以上疊置于類似區(qū)段上面的并列區(qū)段，構(gòu)成共同襯底上的兩個以上并列層疊體，其中每個層疊體中每個區(qū)段的一部分與襯底的一部分連接，并與設(shè)置于其上的電路電通信。
16．根據(jù)權(quán)利要求9或15的裝置，其特征在于，各主層以交錯排列的方式彼此疊置，以便該層疊體中的每個存儲陣列與襯底的一部分連接，并與設(shè)置于其上的電路電通信。
17．根據(jù)權(quán)利要求9的裝置，其特征在于，提供各主層間及各主層與襯底間的功率和信號連接的多個穿通電導(dǎo)體或通路以交錯排列的方式橫向分布。
18．根據(jù)權(quán)利要求9的裝置，其特征在于，位于其上的一個以上層之下的襯底的一部分含有與一個以上所說上層電連接的有源電路。
19．根據(jù)權(quán)利要求9的裝置，其特征在于，各主層中的至少一個包括各分離子層中的雙無源矩陣可尋址存儲模塊，一個上層存儲模塊和一個下層存儲模塊共享一組行或列電極。
20．根據(jù)權(quán)利要求9的裝置，其特征在于，各主存儲層中的至少兩個包括通過公用布線與之連接的公用行或列驅(qū)動電子電路及任意讀出電子電路。
21．根據(jù)權(quán)利要求9的裝置，其特征在于，各存儲模塊中的至少一個是掩蔽ROM或構(gòu)圖的ROM。
22．根據(jù)權(quán)利要求9的裝置，其特征在于，各存儲模塊中的至少一個是WORM。
23．根據(jù)權(quán)利要求9的裝置，其特征在于，各存儲模塊中的至少一個包括REWRITABLE型存儲單元。
24．根據(jù)權(quán)利要求9的裝置，其特征在于，至少包括ROM、WORM和REWRITABLE形式的兩種不同存儲器類型的組合的一個以上存儲模塊，集成到一個層疊體中的至少一個主層中。
25．一種制造數(shù)據(jù)存儲和處理裝置的方法，所說裝置包括襯底上的ROM和/或WORM和/或REWRITABLE存儲模塊和/或處理模塊，其中存儲和/或處理模塊作為單個主層或多個主層提供在襯底上面，其中存儲模塊和/或處理模塊的每個主層包括功能子層，其中在每個主層中存儲模塊和/或處理模塊通過布線、表面或邊緣接點與各主層和設(shè)置在襯底上或內(nèi)的電路通信，其中該裝置包括使該裝置工作的晶體管和/或二極管形式的有源元件，其中存儲和/或處理模塊通過以連續(xù)步驟淀積各主層和各功能子層提供在襯底上，該方法的特征在于，在避免使已淀積和加工過的底層處于超過150-450℃的溫度范圍值的靜態(tài)溫度下或超過聚合物材料的瞬時穩(wěn)定極限的動態(tài)溫度的熱條件下，或避免工藝誘發(fā)化學(xué)損害，淀積和加工所說各層，所說瞬時穩(wěn)定極限定義為在不超過10ms的時間內(nèi)低于500℃，用于各層的材料選自非晶、多晶或微晶硅或鍺、氧化物和其它介質(zhì)材料和金屬的薄膜或它們的組合，并利用以下工藝方法之一進行淀積，即，濺射、蒸發(fā)、化學(xué)汽相淀積或等離子輔助化學(xué)汽相淀積、旋涂，利用與所說熱條件兼容的常規(guī)半導(dǎo)體工藝加工所淀積層，常規(guī)半導(dǎo)體層工藝選自但不限于光刻、濕法腐蝕、包括反應(yīng)離子或等離子腐蝕的干法腐蝕、化學(xué)機械拋光、離子注入、和/或它們的組合，利用使用脈沖激光或離子源的瞬時加熱處理所淀積層，使所淀積非晶膜結(jié)晶、所淀積膜晶粒精細、在其上引入和激活摻雜劑利用以下工藝之一，即溶劑技術(shù)、蒸發(fā)、濺射、或其它真空技術(shù)，或薄膜轉(zhuǎn)移技術(shù)或它們的組合，淀積用于各層的分子、低聚物或聚合物材料。
26．根據(jù)權(quán)利要求25的方法，其特征在于，利用低溫兼容工藝，利用激光誘發(fā)的薄膜晶體管的結(jié)晶和摻雜劑激活，制造薄膜硅電路和晶體管。
27．根據(jù)權(quán)利要求25的方法，其中存儲模塊實現(xiàn)為具有隔離二極管的矩陣-可尋址存儲器，其特征在于，通過直接淀積非晶、微晶或多晶n和p型硅或鍺膜，并直接淀積低聚物或聚合物半導(dǎo)電有機薄膜，形成縱向或平面結(jié)構(gòu)的隔離二極管。
28．根據(jù)權(quán)利要求25的方法，其中存儲模塊實現(xiàn)為具有隔離二極管的矩陣-可尋址存儲器，其特征在于，利用激光誘發(fā)的直接淀積于底層低溫兼容層上的n和p型非晶或微晶無機半導(dǎo)體材料的熔化和固化，形成隔離二極管。
29．根據(jù)權(quán)利要求28的方法，其特征在于，通過提供薄膜擴散阻擋層，在激光誘發(fā)結(jié)晶期間，防止底層與熔化的半導(dǎo)體材料反應(yīng)。
30．根據(jù)權(quán)利要求28的方法，其特征在于，設(shè)計熔化半導(dǎo)體材料和底層間的反應(yīng)，形成穩(wěn)定導(dǎo)電化合物例如硅化物。
31．根據(jù)權(quán)利要求25的方法，其中存儲模塊實現(xiàn)為具有隔離二極管的矩陣-可尋址存儲器，其特征在于，利用激光誘發(fā)的所淀積非晶或微晶無機膜的熔化和固化，并利用補償摻雜形成二極管的pn結(jié)，形成隔離二極管，所說pn結(jié)由底層金屬化層上所淀積的層形成，或利用無源矩陣金屬層中的合金元素形成所謂的自摻雜。
32．根據(jù)權(quán)利要求25的方法，其中存儲模塊實現(xiàn)為具有隔離二極管的矩陣-可尋址存儲器，其特征在于，利用激光誘發(fā)的所淀積非晶或微晶無機膜的熔化和固化，并利用底層金屬結(jié)構(gòu)或與底層金屬結(jié)構(gòu)反應(yīng)形成的化合物形成肖特基勢壘二極管，從而形成隔離二極管。
33．根據(jù)權(quán)利要求25的方法，其特征在于，限制爆炸式結(jié)晶區(qū)內(nèi)的激光誘發(fā)結(jié)晶，于是僅需要膜表面的瞬時熔化，形成自生液態(tài)膜，以使結(jié)晶膜的其余部分結(jié)晶。
34．根據(jù)權(quán)利要求25的方法，其特征在于，由高阻或各向異性接觸材料，形成用作縱向隔離二極管的隔離結(jié)構(gòu)，并在相對于各層的水平方向形成非導(dǎo)電層間介質(zhì)。
35．根據(jù)權(quán)利要求34的方法，其特征在于，利用所說接觸材料的化學(xué)或熱誘發(fā)改性，形成隔離二極管和非導(dǎo)電層間介質(zhì)。
36．根據(jù)權(quán)利要求35的方法，其特征在于，通過高阻非晶硅的自摻雜和激光誘發(fā)的高阻非晶硅結(jié)晶，實現(xiàn)化學(xué)或熱誘發(fā)改性。
37．根據(jù)權(quán)利要求25的方法，其中存儲模塊實現(xiàn)為具有隔離二極管的矩陣-可尋址存儲器，其特征在于，利用以下工藝，即，所吸收的激光能量受底層或底下結(jié)構(gòu)調(diào)節(jié)的激光誘發(fā)結(jié)晶、所吸收激光能量受抗反射或反射薄膜調(diào)節(jié)的激光誘發(fā)結(jié)晶，利用僅將二極管結(jié)的形成限制到局部限制的區(qū)域的自對準(zhǔn)工藝，在例如矩陣的交叉點等局部限制的區(qū)域中形成二極管，同時提供各二極管間的橫向隔離，通過利用底層或底下結(jié)構(gòu)作通過爆炸式結(jié)晶形成二極管結(jié)的摻雜劑源，或利用層間介質(zhì)表面的表面改性實施的非晶或微晶膜的選擇性化學(xué)或物理汽相淀積，控制層間介質(zhì)表面，從而在激光誘發(fā)結(jié)晶期間將核限制到金屬區(qū)。
38．根據(jù)權(quán)利要求1的方法，其特征在于，利用通過旋涂或其它淀積法形成的平面化介質(zhì)層，并利用化學(xué)機械拋光，隔離各功能子層，所說介質(zhì)層由低聚物、聚合物或無機材料構(gòu)成。
39．根據(jù)權(quán)利要求25的方法，其特征在于，利用直接能源而不是激光包括脈沖離子和電子束，開始誘發(fā)結(jié)晶。
全文摘要
一種數(shù)據(jù)存儲和處理裝置,包括襯底上的ROM和/或WORM和/或REWRITABLE存儲模塊和/或處理模塊。存儲和/或處理模塊作為單個主層或多個主層提供在襯底上面。該裝置包括使該裝置工作的晶體管和/或二極管形式的有源元件。在一組實施例中,至少某些或多數(shù)使該裝置工作的晶體管和/或二極管提供在襯底上或內(nèi)。在另一組實施例中,襯底上面的至少某些和多數(shù)層包括低溫兼容有機材料和/或低溫兼容加工過的無機膜,甚至不需要設(shè)置在襯底上或內(nèi)的晶體管和/或二極管。制造這種數(shù)據(jù)存儲和處理裝置的方法中,存儲和/或處理模塊通過以連續(xù)步驟淀積各層提供在襯底上。在避免使已淀積和加工過的底層處于超過給定穩(wěn)定極限特別是有機材料的極限的靜態(tài)或動態(tài)溫度的熱條件下,淀積和加工所說各層。
文檔編號H01L27/10GK1316102SQ99809233
公開日2001年10月3日 申請日期1999年6月2日 優(yōu)先權(quán)日1998年6月2日
發(fā)明者H·G·古德森, P·E·諾達爾, G·I·萊斯塔德, J·卡爾松, G·古斯塔夫松 申請人:薄膜電子有限公司