專利名稱：具有垂直層疊跨接的存儲單元設(shè)計的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲單元設(shè)計。具體地，本發(fā)明涉及具有垂直層疊跨接的存儲單元設(shè)計。
靜態(tài)隨機(jī)存取存儲器(SRAM)頻繁地用于集成電路器件中。例如，SRAM單元的陣列用做高速微處理器的高速緩沖存儲器。SRAM的一個這種應(yīng)用是在California Santa Clara的Intel Corporation出售的PentiumPro處理器的2級(L2)高速緩沖存儲器中。
SRAM單元陣列一般包括多個相同的SRAM單元，每個單元用于存儲器的每一位。例如，用于PentiumPro處理器的256K L2高速緩沖存儲器需要上百萬的SRAM單元來實現(xiàn)。隨著陣列尺寸的增加，有用的管芯空間浪費了，并且制造成本增加。因此需要盡可能地減少單個SRAM單元的尺寸，以使SRAM陣列的尺寸不變得太大，不浪費管芯空間和不變得太昂貴。
SRAM設(shè)計的一個例子圖示在
圖1中。6個晶體管的SRAM單元10包括兩個互補金屬氧化物半導(dǎo)體(CMOS)反相器。第一個反相器包括晶體管110和111。第二個反相器包括晶體管112和113。兩個旁路晶體管114和115用于選擇SRAM進(jìn)行讀出和寫入操作。
要寫入單元10，將適當(dāng)?shù)膶憯?shù)據(jù)(DATA)放置在位線(BIT)上，它的補碼(DATA#)放置在BIT#線上。然后根據(jù)晶體管114和115的柵極確定字線(WL)，DATA寫入到單元10。要讀出單元，BIT和BIT#預(yù)先充電。此后確定WL，分別通過晶體管112或111將BIT或BIT#放電。作為選擇，靜態(tài)上拉(Pull up)(未顯示)可以填加到BIT和BIT#線以消除預(yù)先充電的需要。
除了PMOS晶體管110和113由其它的公知上拉裝置例如耗盡晶體管和增強(qiáng)晶體管或電阻器代替外，另一現(xiàn)有技術(shù)的SRAM單元設(shè)計與單元10類似。另一現(xiàn)有技術(shù)的SRAM單元包括一個而不是兩個晶體管來控制BIT和WL信號。此外，類似的現(xiàn)有技術(shù)的SRAM單元包括兩個端口或字線來控制輸入和輸出單元的數(shù)據(jù)傳輸。
這些現(xiàn)有技術(shù)的SRAM單元設(shè)計的類似之處在于全都需要使用跨接連接，例如存儲單元10內(nèi)的跨接連接120和121?？缃舆B接120將包括晶體管110和111的第一反相器的輸入連接到包括晶體管112和113的第二反相器的輸出。此外，跨接連接121將包括晶體管112和113的第二反相器的輸入連接到包括晶體管110和111的第一反相器的輸出。
典型的現(xiàn)有SRAM器件-層布線使用相同的掩模層在相同的材料中實現(xiàn)兩個跨接。由此SRAM單元的布線看起來象圖2的單元20?？缃?20和221都在布線的第一金屬層中實現(xiàn)。該單元布線20的缺點是跨接220和221必須相互并排地設(shè)置，增加了SRAM單元的尺寸。
圖3示出了另一現(xiàn)有的SRAM器件層布線，其中兩個跨接320和321在柵層中實現(xiàn)，通常由多晶硅制成。同樣由于跨接320和321都在相同的器件層中實現(xiàn)，因此它們必須并排放置。
圖4示出了使用柵層以及局部互連層的第三個現(xiàn)有的SRAM單元40的器件-層布線。跨接420和421最初在柵層中實現(xiàn)，柵層到晶體管的源或漏的連接通過局部互連層420a-b和421a-b實現(xiàn)。局部互連層與一般的第一或第二級金屬層的不同之處在于局部互連直接淀積在暴露的多晶硅和晶體管器件的擴(kuò)散區(qū)的頂部。即使使用局部互連層，跨接420和421也必須并排地設(shè)置，增加了SRAM單元需要的面積量。
從以上現(xiàn)有的SRAM單元布線的討論可以知道，需要提供一種SRAM單元布線，其中單元的尺寸可以最小化。
此外，要減少制造成本，需要提供一種使用現(xiàn)有的工藝材料、參數(shù)和設(shè)計規(guī)則設(shè)計的最小尺寸的SRAM單元。由此需要的SRAM單元設(shè)計不需要改變半導(dǎo)體工藝來實現(xiàn)。
本發(fā)明描述一種具有垂直層疊跨接的半導(dǎo)體存儲單元。該存儲單元包括具有第一輸入和第一輸出的第一晶體管反相器，具有第二輸入和第二輸出的第二反相器。第一和第二晶體管用第一和第二跨接連接耦合。第一跨接連接將第一輸入連接到第二輸出。第二跨接連接將第二輸入連接到第一輸出。兩個跨接連接包括半導(dǎo)體制造工藝中的不同導(dǎo)電層。因此兩個跨接連接垂直地層疊在彼此的上部，以減少存儲單元布線的面積。
本發(fā)明借助例子的方式圖示出，但并不局限于附圖，其中圖1示出了現(xiàn)有技術(shù)的六個晶體管SRAM單元。
圖2示出了現(xiàn)有技術(shù)帶金屬跨接的SRAM單元的布線。
圖3示出了現(xiàn)有技術(shù)帶柵級互連跨接的SRAM單元的布線。
圖4示出了現(xiàn)有技術(shù)帶柵級互連和局部互連跨接的SRAM單元的布線。
圖5示出了本發(fā)明的一個實施例的布線設(shè)計。
圖6示出了圖5的布線設(shè)計的截面。
圖7示出了本發(fā)明的第二個實施例的布線設(shè)計。
圖8示出了圖7的布線設(shè)計的截面。
下面介紹具有垂直層疊跨接的存儲單元設(shè)計。在下面的說明中，陳列出大量的具體細(xì)節(jié)，例如具體的材料、工藝參數(shù)和布線技術(shù)，以便于完全理解本發(fā)明。然而，顯然對于本領(lǐng)域的技術(shù)人員來說不需要使用這些具體細(xì)節(jié)也可以實施本發(fā)明。另一方面，沒有詳細(xì)介紹公知的工藝方法或材料以避免混淆本發(fā)明。
本發(fā)明的存儲單元的一個實施例包括6個晶體管的SRAM單元設(shè)計，跨接垂直地層疊在單元布線內(nèi)。換句話說，一個跨接連接的大部分設(shè)置在SRAM單元布線內(nèi)的其它跨接連接的頂部。
此外，作為設(shè)計選擇，存儲單元可以包括多于或少于6個晶體管，除了反相器之外可以包括其它公知的邏輯門。而且，存儲單元可以包括動態(tài)隨機(jī)存儲(DRAM)單元。不過必要的是存儲單元要使用跨接，并且跨接在某種程度上相互垂直地重疊。
圖5示出了本發(fā)明的第一實施例。存儲單元50包括PMOS晶體管510和513，和NMOS晶體管511和512?？缃?20在金屬互連層中實現(xiàn)，跨接521在柵層中實現(xiàn)。這種排列在沿存儲單元50的線530截取的圖6的剖面圖中較好地示出。
圖6示出了存儲單元50的不同層。如圖6所示，部分跨接620設(shè)置在跨接621上，即它們“垂直地層疊”。這種垂直的層疊可以實現(xiàn)是由于跨接620在第二金屬互連層中實現(xiàn)，并且跨接621在柵層中實現(xiàn)。下面將進(jìn)一步地介紹根據(jù)本發(fā)明制備存儲單元50的方法。
注意，晶體管器件510-513未在圖6中示出。金屬氧化物半導(dǎo)體(MOS)晶體管的設(shè)計和制備方法在本領(lǐng)域中公知，因此不再詳細(xì)介紹。
圖6的第一層600包括半導(dǎo)體襯底。對于本發(fā)明的一個實施例，襯底包括硅(Si)。此外，襯底可以包括如砷化鎵(GaAs)等的其它公知的適宜半導(dǎo)體材料。
在器件510-513和半導(dǎo)體襯底600的上部為場介質(zhì)層601。在一個實施例中，介質(zhì)層601包括二氧化硅(SiO2)，并通過幾種公知的化學(xué)汽相淀積(CVD)工藝中的一種形成在襯底600上。此外，介質(zhì)層601可以由熱生長形成。
在介質(zhì)層601的上部為包括柵層的跨接621。同樣在柵層中示出的是連接晶體管512和513的柵的互連622。在一個實施例中，跨接621包括可以是摻雜或未摻雜的多晶硅。此外，跨接621包括另一適宜材料用做晶體管的柵接觸。在另一實施例中，跨接621還包括一層硅化鈦(TiSi2)、或顯示出低薄層電阻的另一金屬或金屬硅化物。
根據(jù)多晶硅淀積技術(shù)，例如幾種公知CVD技術(shù)中的一種首先淀積柵材料(即多晶硅)形成跨接621。此后，光刻膠或另一適宜掩模材料層旋涂在多晶硅上。曝光并顯影光刻膠，限定出如跨接621等的形貌。腐蝕多晶硅生成需要的形貌，并除去光刻膠。
介質(zhì)層670形成在跨接621的頂部。對于一個實施例，介質(zhì)層670包括硼磷硅玻璃(BPSG)。此外，介質(zhì)層670可以包括磷硅玻璃(PSG)層。而且，介質(zhì)層670可以包括如氮化硅(Si3N4)的擴(kuò)散阻擋層。對于一個實施例，介質(zhì)層670由CVD工藝形成。此外，介質(zhì)層670可以由熱生長、濺射、或通過旋涂玻璃淀積技術(shù)形成。
掩模材料(即光刻膠)旋涂在介質(zhì)上并構(gòu)圖限定出用于接觸630a和630b的開口。然后根據(jù)如反應(yīng)離子腐蝕(RIE)等的公知腐蝕技術(shù)腐蝕介質(zhì)。
然后用導(dǎo)電材料填充接觸630a和630b。對于一個實施例，導(dǎo)電材料包括用CVD工藝淀積的鎢(W)。此外導(dǎo)電材料包括另一公知的接觸材料，例如鋁。而且，導(dǎo)電材料可以通過如濺射或蒸發(fā)等的其它淀積技術(shù)淀積。導(dǎo)電材料還包括一層或多層鈦(Ti)或氮化鈦(TiN)，用于提高接觸材料的粘附性并提供擴(kuò)散阻擋層。
對于本發(fā)明的一個實施例，在進(jìn)行下面的步驟之前，用化學(xué)機(jī)械拋光系統(tǒng)拋光襯底以平面化鎢和介質(zhì)。
然后第一金屬互連層淀積在襯底上。第一金屬互連層包括金屬線640a、640b和640c。線640a將跨接620連接到柵層622，柵層622為晶體管512和513的輸入。線640b將跨接621連接到晶體管512和513的輸出。金屬線640c將跨接620連接到晶體管510和511的輸出。對于一個實施例，第一金屬互連層包括鋁(Al)。此外，金屬互連層包括鋁和銅(Cu)的合金。作為另一種選擇，第一金屬層包括一層或多層鈦(Ti)或氮化鈦(TiN)。應(yīng)該知道顯示出需要的特性(例如低電阻率、易于形成和腐蝕、在機(jī)械應(yīng)力和處理中穩(wěn)定)的其它導(dǎo)電材料可以用做第一金屬互連層，且不脫離本發(fā)明的范圍。
通過包括但不限于CVD、蒸發(fā)和濺射的幾種公知的淀積技術(shù)中的一種形成第一金屬互連層。此后，通過施加掩模材料(即光刻膠)層、構(gòu)圖并顯影以及根據(jù)公知的金屬腐蝕技術(shù)進(jìn)行金屬腐蝕，限定出金屬線640a-c。例如，可以使用反應(yīng)等離子體或反應(yīng)離子腐蝕技術(shù)。腐蝕后去掉光刻膠。
然后層間介質(zhì)(ILD)層680形成在第一金屬互連層的頂部。對于一個實施例，ILD層680包括二氧化硅(SiO2)，并根據(jù)CVD淀積技術(shù)形成。然后構(gòu)圖并腐蝕介質(zhì)層680，如上所述，形成用于通孔650a和650b的開口。對于一個實施例，之后用化學(xué)機(jī)械拋光法平面化ILD層680。通孔650a用于將跨接620連接到金屬線640a，由此將跨接620連接到金屬線640a，將跨接620連接到包括晶體管512和513的反相器的輸入。通孔650b將跨接620連接到金屬線640c，由此將跨接620連接到包括晶體管510和511的反相器的輸出。
通孔650a和650b由導(dǎo)電材料例如鎢(W)填充。或者另外由一層或多層鈦(Ti)或氮化鈦(TiN)填充通孔。應(yīng)該知道其它合適的導(dǎo)電材料例如鋁(Al)可以用于填充通孔650a和650b，并且不脫離本發(fā)明的范圍。
使用如CVD、蒸發(fā)或濺射等的公知金屬淀積技術(shù)淀積導(dǎo)電材料。對于一個實施例，在進(jìn)行下面的步驟之前，進(jìn)行化學(xué)機(jī)械拋光平面化導(dǎo)電材料。
然后在第二級層間互連材料內(nèi)形成跨接620。第二級層間互連材料的形成與第一級層間互連材料類似。對于一個實施例，跨接620包括鋁(Al)。或者，跨接620還包括一層或多層鈦(Ti)或氮化鈦(TiN)。應(yīng)該知道，幾種公知導(dǎo)電材料中的一種可以用于第二金屬互連層，并且不脫離本發(fā)明的范圍。對于另一實施例，第二金屬互連層包括比第一金屬互連層更厚的金屬層，以便減少第二金屬層的電阻。
根據(jù)以上介紹的介質(zhì)淀積方法，在第二金屬互連層的頂部上形成介質(zhì)層。第三金屬互連層可選地淀積在介質(zhì)的頂部，如圖6中的接觸660a和660b所示。
圖7示出了本發(fā)明的另一實施例。圖7為與圖5的單元50類似的六個晶體管SRAM單元的布線設(shè)計。存儲單元70與存儲單元50的不同之處在于跨接720在第一金屬互連層內(nèi)實現(xiàn)，跨接721由兩個互連實現(xiàn)，第一互連包括柵層，第二互連包括局部的互連層?？缃?21的互連721a將包括晶體管712和713的反相器的輸出連接到跨接721的互連721b。跨接721的互連721b完成到包括晶體管710和711的反相器的輸入的連接。
圖8示出了沿線730截取的圖7的存儲單元的截面。襯底800和介質(zhì)層801與襯底600和介質(zhì)層601類似，由此可以由上述參考圖6詳細(xì)介紹的方法形成。
跨接820包括第一金屬互連層?？缃?21包括兩個互連821a和821b?；ミB821a包括局部互連層，下面將進(jìn)一步詳細(xì)介紹?；ミB821b由柵層形成，與圖6的跨接621類似。由此根據(jù)以上參考圖6的跨接621介紹的方法實現(xiàn)互連821b。
互連821a在局部互連層內(nèi)實現(xiàn)。局部互連層包括直接位于如互連721b等柵層頂部的導(dǎo)電材料，以及同樣在如晶體管713和712的源和漏等擴(kuò)散區(qū)頂部的導(dǎo)電材料。對于一個實施例，局部互連層包括鈦(Ti)?；蛘?，局部互連層包括氮化鈦(TiN)或鎢(W)。局部互連層可以包括許多適于器件互連的公知的導(dǎo)電材料中的一種。根據(jù)如CVD、蒸發(fā)或濺射等的公知淀積方法淀積導(dǎo)電材料形成局部互連層。然后構(gòu)圖(即，用光刻膠和以上介紹的腐蝕步驟)導(dǎo)電材料產(chǎn)生互連821b。
互連822由柵材料形成，用于連接晶體管713和714的柵。對于一實施例，互連822包括多晶硅，并根據(jù)結(jié)合圖6的跨接621和互連622介紹的方法形成。
介質(zhì)材料層淀積在跨接821a、821b和822的頂部。此后形成接觸830a將跨接820連接到包括晶體管712和713的反相器的輸入。
跨接820包括以上參考圖6的第一金屬互連層介紹的方法淀積和腐蝕的第一金屬互連層。跨接820將包括晶體管712和713的反相器的輸入連接到包括晶體管710和711的反相器的輸出。
另一介質(zhì)層淀積在跨接820的頂部，此后形成第二層間金屬互連層(未顯示)。之后介質(zhì)層和金屬層可以根據(jù)需要交替。如圖8所示，兩個互連860a和860b包括用于連接其它電路的第三金屬互連(未顯示)。
在以上詳細(xì)的說明中，介紹了垂直層疊跨接的存儲單元設(shè)計?，F(xiàn)已參考具體的材料、制備方法和布線設(shè)計選擇介紹的本發(fā)明的存儲設(shè)計。然而，應(yīng)該理解可以對其進(jìn)行不同的修改和變型且不脫離本發(fā)明的范圍。
例如，在第一金屬互連層中實現(xiàn)一個跨接，在第二金屬互連層中實現(xiàn)另一個。形成存儲單元中使用的特定制備工藝將影響許多設(shè)計選擇。因此，說明書和附圖應(yīng)為說明性的而非限制性的。
權(quán)利要求
1．一種半導(dǎo)體存儲單元，包括具有第一輸入和第一輸出的第一反相器；具有第二輸入和第二輸出的第二反相器；包括第一導(dǎo)電層的第一跨接連接，所述第一跨接連接將所述第一輸入連接到所述第二輸出；以及包括第二導(dǎo)電層的第二跨接連接，所述第二跨接連接將所述第二輸入連接到所述第一輸出，其中所述第二跨接連接垂直地層疊在部分所述第一跨接連接的頂部。
2．根據(jù)權(quán)利要求1的半導(dǎo)體存儲單元，其中所述第一反相器包括n型的金屬氧化物半導(dǎo)體(NMOS)晶體管和p型的金屬氧化物半導(dǎo)體(PMOS)晶體管。
3．根據(jù)權(quán)利要求1的半導(dǎo)體存儲單元，其中所述第二反相器包括n型的金屬氧化物半導(dǎo)體(NMOS)晶體管和p型的金屬氧化物半導(dǎo)體(PMOS)晶體管。
4．根據(jù)權(quán)利要求1的半導(dǎo)體存儲單元，其中所述第一跨接連接包括含有局部互連層的第一互連和含有多晶硅層的第二互連。
5．根據(jù)權(quán)利要求1的半導(dǎo)體存儲單元，其中所述第二導(dǎo)電層淀積在介質(zhì)層上，所述第二導(dǎo)電層包括金屬層。
6．根據(jù)權(quán)利要求1的半導(dǎo)體存儲單元，其中所述第一導(dǎo)電層包括柵層。
7．根據(jù)權(quán)利要求1的半導(dǎo)體存儲單元，其中所述第一導(dǎo)電層包括第一金屬層，所述第二導(dǎo)電層包括第二金屬層，其中所述第一和第二金屬層具有設(shè)置在其間的介質(zhì)層。
8．根據(jù)權(quán)利要求1的半導(dǎo)體存儲單元，其中所述第一跨接連接的材料包括選自多晶硅、鈦、硅化鈦、氮化鈦和鎢組成的組的材料；所述第二跨接連接的材料包括選自鋁、銅、鈦和氮化鈦的組的材料。
9．一種半導(dǎo)體存儲單元，包括具有第一輸入和第一輸出的第一邏輯門；具有第二輸入和第二輸出的第二邏輯門；第一跨接連接將所述第一輸入連接到所述第二輸出，其中所述第一跨接連接包括所述半導(dǎo)體存儲單元的第一導(dǎo)電層；以及第二跨接連接將所述第二輸入連接到所述第一輸出，其中所述第二跨接連接包括所述半導(dǎo)體存儲單元的第二導(dǎo)電層，并且其中所述第二跨接連接的大部分垂直地覆蓋所述第一跨接連接。
10．根據(jù)權(quán)利要求9的半導(dǎo)體存儲單元，其中所述第一邏輯門包括互補金屬氧化物半導(dǎo)體(CMOS)反相器。
11．根據(jù)權(quán)利要求9的半導(dǎo)體存儲單元，其中所述第二邏輯門包括互補金屬氧化物半導(dǎo)體(CMOS)反相器。
12．根據(jù)權(quán)利要求9的半導(dǎo)體存儲單元，其中所述第一導(dǎo)電層包括柵層。
13．根據(jù)權(quán)利要求9的半導(dǎo)體存儲單元，其中所述第一導(dǎo)電層包括局部互連特征和柵互連特征。
14．根據(jù)權(quán)利要求9的半導(dǎo)體存儲單元，其中所述第二導(dǎo)電層淀積在介質(zhì)層上，所述第二導(dǎo)電層包括金屬層。
15．根據(jù)權(quán)利要求9的半導(dǎo)體存儲單元，其中所述第一導(dǎo)電層包括第一金屬層，所述第二導(dǎo)電層包括第二金屬層，其中所述第一和第二金屬層具有設(shè)置在其間的介質(zhì)層。
16．根據(jù)權(quán)利要求12的半導(dǎo)體存儲單元，其中所述第一導(dǎo)電層包括多晶硅。
17．根據(jù)權(quán)利要求13的半導(dǎo)體存儲單元，其中所述局部互連特征的材料包括選自鈦、氮化鈦和鎢組成的組的材料。
18．根據(jù)權(quán)利要求14的半導(dǎo)體存儲單元，其中所述第一和第二導(dǎo)電層包括鋁。
19．一種半導(dǎo)體存儲單元器件-層布線，包括具有第一輸入和第一輸出的第一反相器器件布線；具有第二輸入和第二輸出的第二反相器器件布線；第一跨接連接布線，用于連接所述第一輸入和所述第二輸出；以及第二跨接連接布線，用于連接所述第二輸入和所述第一輸出，其中所述第二跨接連接布線的大部分設(shè)置在所述第一跨接連接布線的頂部。
20．根據(jù)權(quán)利要求19的器件-層布線，其中所述第一晶體管器件布線包括互補金屬氧化物半導(dǎo)體(CMOS)反相器。
21．根據(jù)權(quán)利要求19的器件-層布線，其中所述第二晶體管器件布線包括互補金屬氧化物半導(dǎo)體(CMOS)反相器。
22．根據(jù)權(quán)利要求19的器件-層布線，其中所述第一跨接連接布線包括柵層。
23．根據(jù)權(quán)利要求19的器件-層布線，其中所述第一跨接連接布線包括局部互連層和柵層。
24．根據(jù)權(quán)利要求19的器件-層布線，其中所述第二跨接連接布線包括金屬層。
25．根據(jù)權(quán)利要求19的器件-層布線，其中所述第一跨接連接布線包括第一級金屬層，所述第二跨接連接布線包括第二級金屬層。
全文摘要
一種具有垂直層疊跨接(520,521)的存儲單元(50)。在現(xiàn)有的存儲單元中,存儲單元內(nèi)的跨接連接在相同的器件層中實現(xiàn)。由于在布線設(shè)計中需要跨接并排地設(shè)置。所以浪費了有用的設(shè)計空間。本發(fā)明在不同的器件層上用不同的材料實現(xiàn)跨接。因此跨接可以垂直地層疊于彼此的頂部,減少了存儲單元的面積。
文檔編號H01L27/11GK1222254SQ97194710
公開日1999年7月7日 申請日期1997年3月20日 優(yōu)先權(quán)日1996年3月28日
發(fā)明者M·T·波爾, J·K·格雷森 申請人:英特爾公司