專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及輸入級(jí)具有改進(jìn)的浪涌保護(hù)功能的半導(dǎo)體集成電路。更準(zhǔn)確地說(shuō)，本發(fā)明涉及包括門陣列系統(tǒng)的半導(dǎo)體集成電路中輸入緩沖電路輸入級(jí)的改進(jìn)。
因?yàn)榘雽?dǎo)體器件一直在集成化中發(fā)展，其尺寸在減小，特別是在MOS器件中，靜電擊穿變成一個(gè)重要的問題，因?yàn)镸OS器件具有特別高的輸入阻抗。半導(dǎo)體器件的靜電受溫度和濕度的影響，并且通常隨溫度上升和濕度增加而減少。靜電受濕度的影響很大。當(dāng)相對(duì)濕度達(dá)到40至50％或更小時(shí)，靜電會(huì)顯著增加。
靜電引起的芯片擊穿大致分為三種模式。第一模式是內(nèi)部引線熔斷，例如鋁或多晶硅引線熔斷，第二模式是氧化膜擊穿，第三模式是接合部分擊穿。如金線或細(xì)鋁線這類引線的熔斷可能與上述的芯片擊穿一起發(fā)生。
上述的三種模式經(jīng)常結(jié)合起來(lái)出現(xiàn)。另一方面，在損壞較輕的情況下，外觀上看不出毛病，但結(jié)的漏電流會(huì)增加或者晶體管的放大倍數(shù)會(huì)減小。因此，在MOS器件的情況下，在輸入緩沖電路中通常有浪涌保護(hù)電路，以保護(hù)內(nèi)部電路免受靜電損害。
圖5表示普通的半導(dǎo)體集成電路的輸入級(jí)的電路圖。
在示于圖5的普通輸入級(jí)電路中，輸入焊盤1收到輸入信號(hào)。然后輸入信號(hào)經(jīng)過(guò)電阻11送到輸入緩沖電路2。輸入緩沖電路2包括P溝道MOS晶體管6和N溝道MOS晶體管8，它們串聯(lián)連接在電源電位節(jié)點(diǎn)4和地電位節(jié)點(diǎn)7之間。晶體管6和8的各個(gè)柵極都連接到輸入節(jié)點(diǎn)3。內(nèi)部連線9和10分別連接到輸入緩沖電路2的輸入節(jié)點(diǎn)3和輸出節(jié)點(diǎn)5。
第一二極管12連接在輸入焊盤1和電源電位節(jié)點(diǎn)4之間。第二二極管13連接在輸入焊盤1和地電位節(jié)點(diǎn)7之間。二極管12或13由源-柵極短路的開路(off-state)P溝道或N溝道MOS晶體管構(gòu)成。電阻11、第一二極管12和第二二極管13起著浪涌保護(hù)電路的作用。
圖6是示于圖5的輸入級(jí)的輸入緩沖電路2的布局圖。
在如圖6所示的CMOS門陣列的情況下，P溝道MOS晶體管6包括由多晶硅制成的柵極6a和6b，它們連接到電源電位節(jié)點(diǎn)4；多晶硅柵極6c，它處在柵極6a和6b之間；由P型摻雜區(qū)所形成的漏區(qū)6d，它處在柵極6a和6c之間半導(dǎo)體襯底的一個(gè)平面上；以及由P型摻雜區(qū)所形成的源區(qū)6e，它處在柵極6b和6c之間半導(dǎo)體襯底的一個(gè)平面上。
此外，如圖6所示，N溝道MOS晶體管8包括由多晶硅制成的柵極8a和8b，它們連接到地電位節(jié)點(diǎn)7；多晶硅柵極8c，它處在柵極8a和8b之間；由N型摻雜區(qū)所形成的漏區(qū)8d，它處在柵極8a和8c之間半導(dǎo)體襯底的一個(gè)平面上；以及由N型摻雜區(qū)所形成的源區(qū)8e，它處在柵極8b和8c之間半導(dǎo)體襯底的一個(gè)平面上。
P溝道MOS晶體管6的柵極6c與N溝道MOS晶體管8的柵極8c用導(dǎo)線3a相連，導(dǎo)線3a是在柵極6c和8c上形成的鋁膜，并且對(duì)應(yīng)于圖5的輸入節(jié)點(diǎn)3。
在示于圖5和圖6的電路運(yùn)行時(shí)，當(dāng)?shù)扔诨蚋哂陔娫措妷旱睦擞侩妷杭拥捷斎牒副P1時(shí)，浪涌通過(guò)第一二極管12流到電源。當(dāng)?shù)扔诨虻陀诘仉娢坏睦擞侩妷杭拥捷斎牒副P1時(shí)，浪涌通過(guò)第二二極管13被地所吸收。
圖7是表示普通的半導(dǎo)體集成電路的另一種輸入電路形式的電路圖，它由日本專利申請(qǐng)公告95-208771所公開。
在圖7中，兩個(gè)晶體管14a和14b連到半導(dǎo)體集成電路的輸入級(jí)的輸入緩沖電路2的輸入焊盤1。兩個(gè)晶體管14a和14b有如圖5所示的第一二極管12和第二二極管13相似的結(jié)構(gòu)，并具有浪涌吸收功能。與圖5的標(biāo)號(hào)相同的圖7標(biāo)號(hào)，表示與圖5中相同或相似的元件，所以，不再作詳細(xì)描述。
普通半導(dǎo)體集成電路輸入級(jí)的輸入緩沖電路的浪涌保護(hù)電路如圖5或圖7所描述的那樣來(lái)構(gòu)成。在那些用門陣列方法的半導(dǎo)體集成電路中，用于輸入級(jí)的輸入緩沖電路中的標(biāo)準(zhǔn)晶體管是以電容或二極管的形式連接到輸入焊盤的。這樣就得到一定程度的浪涌保護(hù)作用。可是，對(duì)于半導(dǎo)體集成電路輸入級(jí)的輸入緩沖電路來(lái)說(shuō)，需要能對(duì)付較高浪涌電壓的具有較高浪涌保護(hù)功能的浪涌保護(hù)電路，還要求減小在半導(dǎo)體芯片所占的面積。
本發(fā)明的一個(gè)目標(biāo)是提供一種半導(dǎo)體集成電路，它有較高的浪涌保護(hù)功能而不會(huì)為此而大大增加半導(dǎo)體芯片上的比面積。
根據(jù)本發(fā)明的一方面，在包括輸入級(jí)的輸入緩沖電路的半導(dǎo)體集成電路中，輸入緩沖電路的輸入端連接到起碼一個(gè)輸入晶體管的起碼一個(gè)柵電極上，該晶體管的柵極長(zhǎng)度大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。
在本發(fā)明的另一方面，在半導(dǎo)體集成電路中，所述輸入晶體管由MOS晶體管構(gòu)成。
在本發(fā)明的另一方面，在半導(dǎo)體集成電路中另一個(gè)起著電容作用的晶體管的柵電極被連接到輸入緩沖電路的輸入端。
在本發(fā)明的另一方面，在半導(dǎo)體集成電路中，所述另一個(gè)晶體管由MOS晶體管構(gòu)成。
根據(jù)本發(fā)明的另一方面，半導(dǎo)體集成電路包括一個(gè)門陣列系統(tǒng)。門陣列系統(tǒng)包括多個(gè)根據(jù)實(shí)用設(shè)計(jì)規(guī)則形成的柵電極。門陣列系統(tǒng)進(jìn)一步包括預(yù)定數(shù)目的柵電極，其柵極長(zhǎng)度大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。
在本發(fā)明的另一方面，在包括門陣列系統(tǒng)的半導(dǎo)體集成電路中，在門陣列系統(tǒng)中形成輸入級(jí)輸入緩沖電路。輸入緩沖電路的輸入晶體管以這樣一種形式形成，即其柵電極之一的柵極長(zhǎng)度大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。
在本發(fā)明的另一方面，在包括門陣列系統(tǒng)的半導(dǎo)體集成電路中，在門陣列系統(tǒng)中的以電容的方式形成另一個(gè)晶體管，所述另一個(gè)晶體管的柵電極連接到輸入晶體管的柵電極。
根據(jù)本發(fā)明的另一方面，半導(dǎo)體集成電路包括基于單元的門陣列系統(tǒng)(cell base gate array system)。基于單元的門陣列系統(tǒng)包括多個(gè)根據(jù)實(shí)用設(shè)計(jì)規(guī)則形成的柵電極?；趩卧拈T陣列系統(tǒng)進(jìn)一步包括預(yù)定數(shù)目的柵電極，其柵極長(zhǎng)度大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。
在本發(fā)明的另一方面，在一種包括基于單元的門陣列系統(tǒng)的半導(dǎo)體集成電路中，在基于單元的門陣列系統(tǒng)中形成輸入級(jí)的輸入緩沖電路。該輸入緩沖電路的輸入晶體管以這樣的方式形成，即其柵電極之一的柵極長(zhǎng)度大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。
在本發(fā)明的另一方面，在一種包括基于單元的門陣列系統(tǒng)的半導(dǎo)體集成電路中，在該基于單元的門陣列系統(tǒng)中，起碼有另一個(gè)晶體管以電容的形式形成，并且所述另一個(gè)晶體管的柵電極連接到輸入晶體管的柵電極。
從下面的描述中將清楚本發(fā)明的其它特征和優(yōu)點(diǎn)。


圖1表示根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路的包括輸入緩沖電路的輸入級(jí)電路圖。
圖2是示于圖1的輸入級(jí)輸入緩沖電路的半導(dǎo)體芯片布局圖。
圖3表示根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路的包括輸入緩沖電路的輸入級(jí)電路圖。
圖4是示于圖3的輸入級(jí)輸入緩沖電路的半導(dǎo)體芯片布局圖。
圖5表示普通半導(dǎo)體集成電路的輸入級(jí)電路圖。
圖6是示于圖5的輸入級(jí)輸入緩沖電路的半導(dǎo)體芯片布局圖。
圖7表示普通半導(dǎo)體集成電路的另一種輸入電路形式的電路圖。
圖8是一個(gè)MOS晶體管的剖視圖，用以解釋柵電極與擴(kuò)散區(qū)之間的電場(chǎng)。
對(duì)所有的附圖，相同的標(biāo)號(hào)表示相同或相似的元件。第一實(shí)施例下面結(jié)合圖1和圖2描述本發(fā)明的第一實(shí)施例。圖1是本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路的輸入級(jí)電路圖。圖2是示于圖1的輸入級(jí)輸入緩沖電路的半導(dǎo)體芯片布局圖。
在示于圖1的輸入級(jí)電路中，輸入焊盤1在半導(dǎo)體襯底上形成，并且通過(guò)引線連接到引線端子，輸入信號(hào)加到該引線端子。
內(nèi)部電路的輸入緩沖電路2從上述的輸入焊盤1連接收到輸入信號(hào)。輸入緩沖電路2包括P溝道MOS晶體管6和N溝道MOS晶體管8。P溝道MOS晶體管6連接在電源電位節(jié)點(diǎn)4和輸出節(jié)點(diǎn)5之間，而其柵極連接到輸入節(jié)點(diǎn)3。N溝道MOS晶體管8連接在地電位節(jié)點(diǎn)7和輸出節(jié)點(diǎn)5之間，而其柵極連接到輸入節(jié)點(diǎn)3。
內(nèi)部導(dǎo)線9連接到輸入緩沖電路2的輸入節(jié)點(diǎn)3。內(nèi)部導(dǎo)線10連接到輸入緩沖電路2的輸出節(jié)點(diǎn)5。
電阻11連接在輸入焊盤1和輸入緩沖電路2的輸入節(jié)點(diǎn)3之間。
這樣來(lái)布置第一二極管12，即將其陽(yáng)極連接到輸入焊盤1，將其陰極連接到電源電位節(jié)點(diǎn)4。第一二極管12包括其源柵極短路的開路P溝道晶體管。這樣來(lái)布置第二二極管13，即將其陰極連接到輸入焊盤1，將其陽(yáng)極連接到地電位節(jié)點(diǎn)7。第二二極管13包括其源柵極短路的開路N溝道晶體管。
電阻11、第一二極管12和第二二極管13構(gòu)成輸入緩沖電路2的浪涌保護(hù)電路。
在示于圖1的電路的運(yùn)行過(guò)程中，當(dāng)經(jīng)輸入焊盤1加上等于或高于電源電壓的浪涌電壓時(shí)，浪涌經(jīng)第一二極管12流到電源。當(dāng)經(jīng)輸入焊盤1加上等于或低于地電位的浪涌電壓時(shí)，浪涌經(jīng)第二二極管13被地所吸收。
在示于圖1的本發(fā)明的半導(dǎo)體集成電路第一最佳實(shí)施例的輸入級(jí)的電路圖中，看不到它與示于圖5的普通半導(dǎo)體集成電路的輸入級(jí)電路圖有任何的差別?？墒牵ㄟ^(guò)比較示于圖2的輸入緩沖電路的布局圖與示于圖6的普通輸入緩沖電路的布局圖，就可以清楚它們的差別。
在示于圖2的利用CMOS門陣列的輸入緩沖電路的布局圖中，P溝道MOS晶體管6包括多晶硅制成的柵電極6a和6b，它們連接到電源電位節(jié)點(diǎn)4；多晶硅制成的柵電極6cx，它配置在柵極6a和6b之間；在柵極6a和6cx之間半導(dǎo)體襯底的一個(gè)平面上形成的由P型摻雜區(qū)構(gòu)成的漏區(qū)6d和在柵極6b和6cx之間半導(dǎo)體襯底的一個(gè)平面上形成的由P型摻雜區(qū)構(gòu)成的源區(qū)6e。
此外，如圖2中所示，N溝道MOS晶體管8包括多晶硅制成的柵電極8a和8b，它們連接到地電位節(jié)點(diǎn)7上；多晶硅制成的柵電極8cx，它配置在柵極8a和8b之間；在柵極8a和8cx之間半導(dǎo)體襯底的一個(gè)平面上形成的由N型摻雜區(qū)構(gòu)成的漏區(qū)8d；以及在柵極8b和8cx之間半導(dǎo)體襯底的一個(gè)平面上形成的由N型摻雜區(qū)構(gòu)成的源區(qū)8e。
用導(dǎo)線3a把P溝道MOS晶體管6的柵極6cx與N溝道MOS晶體管8的柵極8cx連接起來(lái)，該導(dǎo)線3a是在每個(gè)柵極6cx和8cx上形成的鋁層，且該導(dǎo)線3a與圖5的輸入節(jié)點(diǎn)3對(duì)應(yīng)。
與示于圖6的普通的輸入緩沖電路布局圖相反，在圖2所示的第一實(shí)施例的輸入緩沖電路布局圖中，P溝道MOS晶體管6和N溝道MOS晶體管8的每個(gè)輸入柵極6cx和8cx的長(zhǎng)度都做得長(zhǎng)于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度，并且，增大了輸入緩沖電路2的輸入電容。這樣就提高了抗浪涌電壓，并且與普通的半導(dǎo)體集成電路的輸入緩沖電路相比，改善了浪涌保護(hù)功能，在普通的半導(dǎo)體集成電路的輸入緩沖電路中，P溝道MOS晶體管6和N溝道MOS晶體管8的輸入柵極6c和8c的長(zhǎng)度為按實(shí)用設(shè)計(jì)規(guī)則指定的標(biāo)準(zhǔn)長(zhǎng)度，如圖6所示。第二實(shí)施例下面參考圖3和圖4描述本發(fā)明的第二實(shí)施例。
圖3是本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路輸入級(jí)的電路圖。圖4是示于圖3的輸入級(jí)輸入緩沖電路的半導(dǎo)體芯片布局圖。在圖3和圖4中，標(biāo)號(hào)1至13表示圖1圖2中用相同的標(biāo)號(hào)表示的相同的或者對(duì)應(yīng)的元件。
輸入焊盤1接收輸入信號(hào)。內(nèi)部電路的輸入緩沖電路2從上述輸入焊盤1通過(guò)電阻11連接收到該輸入信號(hào)。二極管12和13以及電阻11起著浪涌保護(hù)電路的作用。在此，不再描述與第一實(shí)施例相同的關(guān)于輸入級(jí)電路部分的結(jié)構(gòu)和運(yùn)行。
在第二實(shí)施例中，如圖3所示，第一電容14和第二電容15相加。第一電容14連接在輸入緩沖電路2的輸入節(jié)點(diǎn)3和電源電位節(jié)點(diǎn)4之間。第二電容15連接在輸入緩沖電路2的輸入節(jié)點(diǎn)3和地電位節(jié)點(diǎn)7之間。
第一電容14包括P溝道MOS晶體管，其源和漏在電氣上短路。第一電容14的柵電極14a連接到輸入緩沖電路2的輸入節(jié)點(diǎn)3處，而其源和漏電極連接到電源電位節(jié)點(diǎn)4。
第二電容15包括N溝道MOS晶體管，其源和漏在電氣上短路。第二電容15的柵電極15a連接到輸入緩沖電路2的輸入節(jié)點(diǎn)3處，而其源和漏電極連接到地電位節(jié)點(diǎn)7。
圖4是包括在圖3中的輸入級(jí)輸入緩沖電路在半導(dǎo)體芯片上的布局圖。
在示于圖4的利用CMOS門陣列的布局圖中，電容14和15分別連接到構(gòu)成輸入緩沖電路2的P溝道MOS晶體管6和N溝道MOS晶體管8的輸入柵極6cx和8cx。
用作電容的MOS晶體管14和15具有按實(shí)用設(shè)計(jì)規(guī)則指定的標(biāo)準(zhǔn)柵極長(zhǎng)度。
第一電容14與P溝道MOS晶體管6設(shè)置在一起，后者包括由多晶硅制成的柵極6a和6b，它們連接到電源電位節(jié)點(diǎn)4，而由多晶硅制成的柵極6cx連接到輸入節(jié)點(diǎn)3。
P溝道MOS晶體管14的柵極14a設(shè)置在柵極6cx和6b之間。區(qū)域14b和14c分別由P型摻雜區(qū)形成，并彼此短連接。短路區(qū)14b和14c連接到電源電位節(jié)點(diǎn)4。
第二電容15與N溝道MOS晶體管8設(shè)置在一起，后者包括由多晶硅制成的柵極8a和8b，它們連接到電源電位節(jié)點(diǎn)4，而由多晶硅制成的柵極8cx連接到輸入節(jié)點(diǎn)3。
P溝道MOS晶體管15的柵極15a設(shè)置在柵極8cx和8b之間。區(qū)域15b和15c分別由N型摻雜區(qū)形成，并彼此短連接。短路區(qū)15b和15c連接到地電位節(jié)點(diǎn)7。
鋁層導(dǎo)線16通過(guò)連接點(diǎn)16a至16d，即，嵌入接觸孔內(nèi)的各鋁層接點(diǎn)，把P溝道MOS晶體管6的柵極6cx、N溝道MOS晶體管8的柵極8cx、作為第一電容14的一個(gè)電極的柵極14a和作為第二電容15的一個(gè)電極的柵極15a在電氣上連接起來(lái)。鋁層導(dǎo)線16起著示于圖3的輸入緩沖電路2的輸入節(jié)點(diǎn)3的作用。
示于圖3和圖4的輸入緩沖電路的工作過(guò)程如下。
MOS元件14和15的電容被加到輸入緩沖電路2的輸入節(jié)點(diǎn)3。因此，與第一實(shí)施例相比，輸入緩沖電路2的實(shí)質(zhì)的柵極面積S是進(jìn)一步增加了。由此，即使當(dāng)浪涌通過(guò)圖3的輸入焊盤1加到電路上，并且在輸入節(jié)點(diǎn)3處出現(xiàn)過(guò)電壓，在柵電極6cx或8cx與源或漏擴(kuò)散區(qū)之間的電場(chǎng)上升也會(huì)受到節(jié)制，從下面的表達(dá)式可以理解這一點(diǎn)，從而改進(jìn)了浪涌保護(hù)功能。
參考示于圖8的普通MOS晶體管的剖視圖，在柵電極G與擴(kuò)散區(qū)S或D之間的電場(chǎng)強(qiáng)度E由下式給出，并隨著柵極面積的增加而減少。
E＝V/d＝Q/Cd＝Q/eS其中，E為柵電極與擴(kuò)散區(qū)之間的電場(chǎng)強(qiáng)度，V為柵電極與擴(kuò)散區(qū)之間的電壓，d為柵電極與擴(kuò)散區(qū)之間的距離，e為介電常數(shù)，Q為電荷量，S為柵極面積。
這樣，在第二實(shí)施例中，進(jìn)一步提高了輸入緩沖電路2的抗浪涌電壓，并且通過(guò)把第一實(shí)施例的結(jié)構(gòu)與電容元件14和15結(jié)合起來(lái)，改善輸入緩沖電路2的浪涌保護(hù)功能。第三實(shí)施例下面結(jié)合圖1至圖4描述本發(fā)明的第三實(shí)施例。
根據(jù)本發(fā)明的第三實(shí)施例，在包括門陣列系統(tǒng)的半導(dǎo)體集成電路中，預(yù)定數(shù)目的、如圖1和圖2所示的、具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的柵電極的晶體管6和8，與多個(gè)具有按實(shí)用設(shè)計(jì)規(guī)則的標(biāo)準(zhǔn)柵極長(zhǎng)度的晶體管一起在門陣列主體中形成。利用晶體管或具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的晶體管來(lái)構(gòu)成輸入級(jí)的輸入緩沖電路。
另一種辦法是，根據(jù)抗浪涌電壓的要求，晶體管或具有按實(shí)用設(shè)計(jì)規(guī)則的標(biāo)準(zhǔn)柵極長(zhǎng)度的晶體管可以加到構(gòu)成輸入級(jí)輸入緩沖電路的輸入晶體管的輸入柵極，作為MOS電容，如圖3和圖4所示。
這樣，可以按照不同的抗浪涌電壓要求，容易地構(gòu)成輸入緩沖電路。第四實(shí)施例下面結(jié)合圖1至圖4描述本發(fā)明的第四實(shí)施例。
根據(jù)本發(fā)明的第四實(shí)施例，在包括基于單元的門陣列系統(tǒng)的半導(dǎo)體集成電路中，預(yù)定數(shù)目的、如圖1和圖2所示的晶體管6和8那樣的、具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的晶體管，與多個(gè)具有按實(shí)用設(shè)計(jì)規(guī)則指定的標(biāo)準(zhǔn)柵極長(zhǎng)度的晶體管一起以標(biāo)準(zhǔn)單元(standard cells)的形式形成。利用晶體管或具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的晶體管來(lái)構(gòu)成輸入級(jí)的輸入緩沖電路。
另一種辦法是，根據(jù)抗浪涌電壓的要求，晶體管或具有按實(shí)用設(shè)計(jì)規(guī)則指定的標(biāo)準(zhǔn)柵極長(zhǎng)度的晶體管可以加到構(gòu)成輸入級(jí)輸入緩沖電路的輸入晶體管的輸入柵極，作為MOS電容，如圖3和圖4所示。
這樣，可以按照不同的抗浪涌電壓要求，容易地構(gòu)成基于單元的門陣列系統(tǒng)的半導(dǎo)體集成電路的輸入緩沖電路。有浪涌保護(hù)電路的輸入緩沖電路在半導(dǎo)體芯片上所占的面積可以減到最小，并且浪涌保護(hù)功能可以優(yōu)化。
根據(jù)上述的本發(fā)明，可得到如下的優(yōu)點(diǎn)。
在本發(fā)明中，半導(dǎo)體集成電路的輸入級(jí)輸入緩沖電路由具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的晶體管構(gòu)成。由此，提高了浪涌保護(hù)電路的抗浪涌電壓，并且改進(jìn)了浪涌保護(hù)性能，而在芯片上的浪涌保護(hù)電路所占的面積的增加可受到控制。
在本發(fā)明中，半導(dǎo)體集成電路的輸入級(jí)輸入緩沖電路由具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的晶體管構(gòu)成。另外，把由標(biāo)準(zhǔn)MOS晶體管構(gòu)成的MOS電容或者晶體管加到構(gòu)成輸入級(jí)輸入緩沖電路的晶體管的輸入柵極。由此，增加了浪涌保護(hù)電路的抗浪涌電壓，并且改進(jìn)了浪涌保護(hù)性能，而在芯片上的浪涌保護(hù)電路所占的面積的增加可受到控制。
此外，在本發(fā)明中，在包括門陣列系統(tǒng)的半導(dǎo)體集成電路中，預(yù)定數(shù)目的、具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的晶體管，與多個(gè)具有按實(shí)用設(shè)計(jì)規(guī)則指定的標(biāo)準(zhǔn)柵極長(zhǎng)度的晶體管一起在門陣列主體中形成。可以按照不同的抗浪涌電壓要求，利用具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的晶體管來(lái)構(gòu)成輸入級(jí)輸入緩沖電路。另一種辦法是，把選定數(shù)目的、具有按實(shí)用設(shè)計(jì)規(guī)則指定的標(biāo)準(zhǔn)柵極長(zhǎng)度的晶體管作為MOS電容，連接到構(gòu)成輸入級(jí)輸入緩沖電路的輸入晶體管的輸入柵極處。這樣就提高了浪涌保護(hù)電路的抗浪涌電壓，并且改進(jìn)了電路的浪涌保護(hù)性能，而在芯片上的電路所占的面積的增加可受到控制。
此外，在本發(fā)明中，在包括基于單元的門陣列系統(tǒng)的半導(dǎo)體集成電路中，預(yù)定數(shù)目的、具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的晶體管，與多個(gè)具有按實(shí)用設(shè)計(jì)規(guī)則指定的標(biāo)準(zhǔn)柵極長(zhǎng)度的晶體管一起以門陣列系統(tǒng)的標(biāo)準(zhǔn)單元的形式形成。可以按照不同的抗浪涌電壓要求，利用具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的晶體管來(lái)構(gòu)成輸入級(jí)輸入緩沖電路。另一種辦法是，可以把選定數(shù)目的、具有按實(shí)用設(shè)計(jì)規(guī)則指定的標(biāo)準(zhǔn)柵極長(zhǎng)度的晶體管連接到構(gòu)成輸入級(jí)輸入緩沖電路的輸入晶體管的輸入柵極，作為MOS電容。這樣就優(yōu)化了浪涌保護(hù)電路的抗浪涌電壓，并且改進(jìn)了電路的浪涌保護(hù)性能，而在芯片上的電路所占的面積的增加被減到最小。
顯然，根據(jù)上面的闡述，可對(duì)本發(fā)明作出許多修改和變化。因此，要認(rèn)識(shí)到，在所附的權(quán)利要求書的范圍內(nèi)，本發(fā)明可以用上面所描述的實(shí)施例以外的辦法來(lái)實(shí)施。
權(quán)利要求
1.一種半導(dǎo)體集成電路，它包括輸入級(jí)的輸入緩沖電路，所述輸入緩沖電路的輸入端連接到起碼一個(gè)輸入晶體管的起碼一個(gè)柵極電極上，其特征在于所述晶體管有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其特征在于所述輸入晶體管為MOS晶體管。
3.根據(jù)權(quán)利要求1和2的半導(dǎo)體集成電路，其特征在于進(jìn)一步包括起電容作用的另一個(gè)晶體管，所述另一個(gè)晶體管的柵極電極連接到所述輸入緩沖電路的所述輸入端。
4.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路，其特征在于所述另一個(gè)晶體管為MOS晶體管。
5.一種包括門陣列系統(tǒng)的半導(dǎo)體集成電路，其特征在于所述門陣列系統(tǒng)包括多個(gè)根據(jù)實(shí)用設(shè)計(jì)規(guī)則而形成的柵電極，和預(yù)定數(shù)目的、有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的柵電極。
6.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，其特征在于在所述門陣列系統(tǒng)內(nèi)形成輸入級(jí)的輸入緩沖電路，并且所述輸入緩沖電路的輸入晶體管是這樣形成的，使得所述柵電極之一的柵長(zhǎng)度大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。
7.根據(jù)權(quán)利要求5和6的半導(dǎo)體集成電路，其特征在于在所述門陣列系統(tǒng)中形成作為電容的起碼一個(gè)其它晶體管，并且，所述一個(gè)其它晶體管的柵電極連接到所述輸入晶體管的所述柵電極。
8.一種包括基于單元(cell base)門陣列系統(tǒng)的半導(dǎo)體集成電路，其特征在于所述基于單元的門陣列系統(tǒng)包括多個(gè)按照實(shí)用設(shè)計(jì)規(guī)則形成的柵電極，和預(yù)定數(shù)目的、具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的柵電極。
9.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路，其特征在于在所述基于單元的門陣列系統(tǒng)內(nèi)形成輸入級(jí)的輸入緩沖電路，并且，所述輸入緩沖電路的輸入晶體管是這樣形成的，使得所述柵極之一的柵長(zhǎng)度大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。
10.根據(jù)權(quán)利要求8和9的半導(dǎo)體集成電路，其特征在于在所述基于單元的門陣列系統(tǒng)中形成作為電容元件的起碼一個(gè)其它晶體管，并且，所述一個(gè)其它晶體管的柵電極連接到所述輸入晶體管的所述柵電極。
全文摘要
在包括輸入級(jí)輸入緩沖電路的半導(dǎo)體集成電路中,輸入緩沖電路的輸入端連接到輸入MOS晶體管的柵電極,該柵電極的柵長(zhǎng)度大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。另一種辦法是,在半導(dǎo)體集成電路的門陣列系統(tǒng)中,形成預(yù)定數(shù)目的、具有大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度的柵電極。輸入緩沖電路的輸入晶體管是這樣形成的,使得所述柵電極之一的柵長(zhǎng)度大于按實(shí)用設(shè)計(jì)規(guī)則指定的柵極長(zhǎng)度。
文檔編號(hào)H01L27/04GK1176490SQ9711362
公開日1998年3月18日 申請(qǐng)日期1997年6月9日 優(yōu)先權(quán)日1996年9月6日
發(fā)明者今野秀紀(jì) 申請(qǐng)人:三菱電機(jī)株式會(huì)社