專利名稱：半導(dǎo)體器件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制作方法，尤其涉及用于構(gòu)造具有CMOS結(jié)構(gòu)的輸入/輸出緩沖電路的MOS晶體管結(jié)構(gòu)及其制作方法。


圖11顯示了普通NMOS晶體管的剖視圖。如圖11所示，該晶體管包括半導(dǎo)體襯底101和形成在半導(dǎo)體襯底101的無源區(qū)的表面上的元件隔離區(qū)102。從半導(dǎo)體襯底101的表面向下形成有預(yù)定深度的P阱103，在半導(dǎo)體襯底101的表面上形成有含N型雜質(zhì)的源/漏區(qū)104。在兩個源/漏區(qū)104之間形成溝道區(qū)105，在溝道區(qū)上形成柵氧化膜106，在柵氧化膜106上有柵電極107。另外，在柵電極107的橫向部分形成側(cè)壁108。
另外，盡管圖11的剖視圖未示出，分別在源/漏區(qū)104的表面上形成接觸，它出現(xiàn)在柵極長度方向的剖面上。
而且，在器件中如圖11所示的NMOS晶體管符合0.6μm或更小的設(shè)計標(biāo)準(zhǔn)時，P阱103具有最高的雜質(zhì)濃度。約3.0E17/cm3。
當(dāng)P阱103的最高雜質(zhì)濃度高于3.0E17/cm3，源/漏區(qū)104的N型高摻雜區(qū)的結(jié)電容增加，結(jié)果NMOS晶體管的電特性劣化。
而且，當(dāng)半導(dǎo)體器件尺寸縮小時，阱中的雜質(zhì)濃度將增加。這樣，P阱和源/漏區(qū)104之間的PN結(jié)電容增加。結(jié)果，在產(chǎn)品特性中，輸入/輸出緩沖部分的輸入/輸出電容很難達(dá)到10pF或更小的標(biāo)準(zhǔn)。
接下來，將參照圖12(a)至12(d)描述，一種用于制造含有包括圖11所示NMOS晶體管的CMOS結(jié)構(gòu)的半導(dǎo)體器件的方法。
圖12(a)顯示最終獲得的晶體管的剖面結(jié)構(gòu)，其中左邊顯示PMOS晶體管的形成部分，在中間顯示NMOS晶體管的形成部分，右邊顯示存儲單元的形成部分。
首先，如圖12(b)所示，在含有元件隔離區(qū)102的半導(dǎo)體襯底101的NMOS晶體管形成區(qū)域和存儲單元形成區(qū)域上形成掩膜109，元件隔離區(qū)用作無源區(qū)，使用掩膜109作為離子注入掩膜將N型雜質(zhì)注入PMOS晶體管的形成區(qū)域以形成N阱110。之后，除去掩膜109。
然后，如圖12(c)所示，在PMOS晶體管形成區(qū)形成掩膜111，使用掩膜111作為離子注入的掩膜將P型雜質(zhì)注入NMOS晶體管形成區(qū)和存儲單元形成區(qū)以形成P阱103。之后，移去掩膜111。
之后，如圖12(d)所示，在PMOS和NMOS形成區(qū)上形成掩膜112，在存儲單元形成區(qū)的有源區(qū)表面上注入雜質(zhì)以形成閾值調(diào)節(jié)層113。之后，移去掩膜112。
進而，如圖12(a)所示，依次形成柵氧化膜106，115和柵電極107，116。通過在相應(yīng)區(qū)域注入N型或P型雜質(zhì)形成源/漏區(qū)104和114。然后，在柵電極107和116的橫截面上形成側(cè)壁108和117。這樣，形成了如圖12(a)所示的晶體管。盡管在圖12(a)中出現(xiàn)了閾值調(diào)節(jié)層113，為了簡化未對其作說明。
含有CMOS結(jié)構(gòu)的半導(dǎo)體器件可通過上述的制作步驟獲得。然而，如上所述，具有如圖12(a)所示結(jié)構(gòu)的晶體管有一個問題，即，由阱和源/漏區(qū)形成的PN結(jié)的電容會增加。
圖13顯示具有減小的結(jié)電容的NMOS晶體管結(jié)構(gòu)。圖13所示的NMOS晶體管結(jié)構(gòu)與圖11所示的NMOS晶體管的不同之處在于閾值調(diào)節(jié)層105a形成在用作溝道的區(qū)域中，溝道包括兩個鄰近的源/漏區(qū)的端部，P阱103的摻雜濃度低于圖11所示晶體管的P阱103的摻雜濃度。
通常，閾值調(diào)節(jié)層105a形成在有源區(qū)的整個表面上。然而，這里，層105a只在溝道區(qū)上形成。因而，恰好位于具有N型高摻雜的源/漏區(qū)104下面的P阱103的摻雜濃度可作得低于閾值調(diào)節(jié)層105a的摻雜濃度。因此，源/漏區(qū)104和下面的P阱103之間的結(jié)電容在一定程度上有所降低。
圖14(a)至圖14(c)表示一種用于制造半導(dǎo)體器件的方法，該器件具有包括如圖13所示的晶體管的CMOS結(jié)構(gòu)。
首先，完成類似于圖12(b)和圖12(c)所示的步驟。然后，如圖14(a)所示，掩膜118形成在PMOS晶體管形成區(qū)和NMOS晶體管形成區(qū)上除溝道區(qū)以外的區(qū)域上。然后，用掩膜118作為離子注入掩膜注入P型雜質(zhì)離子以在NMOS晶體管形成區(qū)的溝道區(qū)上形成閾值調(diào)節(jié)層105a，也在存儲單元形成區(qū)的有源區(qū)的整個表面上形成相同濃度的閾值調(diào)節(jié)層105a。之后，移去掩膜118。
然后，與圖12(d)所示類似，在PMOS和NMOS晶體管形成區(qū)上形成掩膜112。然后，向存儲單元區(qū)注入額外的離子以形成閾值調(diào)節(jié)層113，如圖14(b)所示。之后，除去掩膜112。
之后，完成與參照圖12(a)說明的步驟類似的步驟，這樣獲得具有如圖14(c)所示的CMOS結(jié)構(gòu)的半導(dǎo)體器件。如上所述，該結(jié)構(gòu)與圖12(a)的MOS晶體管的特別不同之處在于閾值調(diào)節(jié)層105a形成在用作NMOS晶體管的溝道區(qū)的區(qū)域上。由于閾值調(diào)節(jié)層105a已形成，位于源/漏區(qū)104F的P阱103的雜質(zhì)濃度可以減少。因此，源/漏區(qū)104與P阱103之間的結(jié)電容在一定程度上得以減小。
然而，如圖14(a)至14(c)所示的制造方法與如圖12所示具有CMOS結(jié)構(gòu)的普通半導(dǎo)體器件如SRAM的制作方法相比，其步驟數(shù)增加了。需要一個額外的掩膜(掩膜版)來形成掩膜118和完成離子注入，該掩膜對普通SRAM工藝是不需要的。因此，由于步驟數(shù)增加了，制造成本也增加了。
至于圖11至圖14(d)中的半導(dǎo)體襯底101，CMOS SRAM使用N型襯底，含有雙極晶體管的Bi-CMOSSRAM使用P型襯底。
另一種降低MOS晶體管的結(jié)電容的方法在公開的日本專利申請No.7-193134中公開。其中，制作了包含在邏輯電路部分中的MOS晶體管，它與圖13的結(jié)構(gòu)幾乎相同。在此結(jié)構(gòu)中，只在靠近柵電極107處形成溝道離子注入?yún)^(qū)105a(即圖13的閾值調(diào)節(jié)層105a)，因而降低了源/漏區(qū)104和溝道離子注入?yún)^(qū)105a之間的結(jié)電容。而且，在形成存儲單元的MOS晶體管中，向整個有源區(qū)和穿過場氧化膜的元件隔離區(qū)102注入溝道離子。在元件隔離區(qū)下的場分隔區(qū)中的離子增加，因而可降低場分隔區(qū)的寬度。因此提高了集成度。
然而，在公開的日本專利申請No.7-193134中公開的MOS晶體管中，存儲單元部分和邏輯電路部分的溝道離子注入?yún)^(qū)同時形成，因而閾值的細(xì)微調(diào)整很困難。而且，類似于圖14的情形，為了在存儲單元的MOS晶體管的溝道區(qū)進行用于閾值調(diào)節(jié)的注入離子，和普通CMOSSRAM的制造相比要多用一個額外的掩膜。因此制造工藝復(fù)雜且制造成本增大。
而且，在公開的日本專利申請No.7-193134中公開的MOS晶體管具有常規(guī)的阱結(jié)構(gòu)，其中與圖13的MOS晶體管相似整個晶體管形成在P阱上。因此，有可能在一定程度上降低源/漏區(qū)和P阱區(qū)之間的邊界上的結(jié)電容、但結(jié)電容很難得到很大的降低。
已經(jīng)描述了當(dāng)源/漏區(qū)104與P阱103之間的結(jié)電容增加時輸入/輸出緩沖部分的輸入/輸出電容將增加。圖15所示的輸入/輸出電路具有這個問題。
如圖15所示，輸入/輸出電路的輸出邊和輸入邊分別包括一個NMOS晶體管和PMOS晶體管。兩個晶體管在輸出邊彼此相連，兩個晶體管之間的點的電勢被輸出并在輸入邊施加到兩個晶體管的柵電極上。而且，該焊點(Pad)的電勢等于輸出邊的輸出電勢和輸入邊的輸入電勢。
輸入/輸出電路的輸入/輸出電容約等于輸入邊柵電容與輸出邊源/漏電容的和。輸入邊的柵電容依賴于MOS晶體管的柵氧化膜的厚度，當(dāng)柵氧化膜的厚度降低時柵電容增大。輸出邊源/漏電容根據(jù)MOS晶體管的阱與源/漏區(qū)濃度決定，因為輸出邊晶體管要流過大電流，該晶體管具有大的尺寸，例如柵極寬度W約為幾百微米，因此該部分的結(jié)電容大于其它部分。
在如上所述的普通半導(dǎo)體器件中，降低輸入/輸出電容以達(dá)到產(chǎn)品標(biāo)準(zhǔn)是很困難的。在如圖13所示形成閾值調(diào)節(jié)層的方法中，盡管制造步驟增加了，但在一定程度上降低了輸入/輸出電容。
因此，本發(fā)明的目的是提供一種半導(dǎo)體器件及其制造方法，它具有降低的輸入/輸出電容而不會增加制作步驟。
根據(jù)本發(fā)明的一個方面，半導(dǎo)體器件至少包括形成在半導(dǎo)體襯底上的相同導(dǎo)電類型的第一和第二MOS晶體管。第一MOS晶體管形成在第一摻雜濃度的阱中。第二MOS晶體管包括溝道區(qū)、源區(qū)和漏區(qū)。第二MOS晶體管的溝道區(qū)、溝道區(qū)下面的區(qū)域和圍繞第二MOS晶體管的元件隔離區(qū)下的區(qū)域是形成在第一摻雜濃度的各區(qū)中，第二MOS晶體管的源區(qū)和漏區(qū)與第二摻雜濃度區(qū)相接，第一摻雜濃度大于第二摻雜濃度。
在本發(fā)明的另一方面，在半導(dǎo)體器件中，由阱形成第一摻雜濃度區(qū)，由半導(dǎo)體襯底形成第二摻雜濃度區(qū)。
在本發(fā)明的另一方面，在半導(dǎo)體器件中，第一摻雜濃度區(qū)由阱形成，第二摻雜濃度區(qū)由另一個阱形成。
根據(jù)本發(fā)明的另一方面，半導(dǎo)體器件至少包括在半導(dǎo)體襯底上形成的相同導(dǎo)電類型的第一和第二MOS晶體管。第一MOS晶體管形成在具有第一摻雜濃度的阱中。第二MOS晶體管包括溝道區(qū)、源區(qū)和漏區(qū)。一個溝道區(qū)和第二MOS晶體管的溝道區(qū)下面的區(qū)域或圍繞第二MOS晶體管的元件隔離區(qū)下面的區(qū)域由具有第一摻雜濃度的區(qū)域形成。第二MOS晶體管的源和漏區(qū)和第二MOS晶體管的其它溝道區(qū)加上溝道區(qū)下面的區(qū)域或元件隔離區(qū)下的區(qū)域形成后與第二摻雜濃度區(qū)相接，第一摻雜濃度大于第二摻雜濃度。
在本發(fā)明的另一方面，在半導(dǎo)體器件中，第一摻雜濃度區(qū)由阱形成，第二摻雜濃度區(qū)由半導(dǎo)體襯底形成。
在本發(fā)明的又一方面，在半導(dǎo)體襯底中，第二MOS晶體管的溝道區(qū)和溝道區(qū)下面的區(qū)域由第一摻雜濃度區(qū)形成。第二MOS晶體管的源區(qū)和漏區(qū)和元件隔離區(qū)下面的區(qū)域形成后與第二摻雜濃度區(qū)相接。
在本發(fā)明的又一方面，半導(dǎo)體器件的元件隔離區(qū)寬度被設(shè)為不小于5.0μm。
在本發(fā)明的又一方面，在半導(dǎo)體器件中，圍繞第二MOS晶體管的元件隔離區(qū)下面的區(qū)域由第一摻雜濃度區(qū)形成。第二MOS晶體管的源區(qū)和漏區(qū)和第二MOS晶體管的溝道區(qū)加上溝道區(qū)下面的區(qū)域形成后與第二摻雜濃度區(qū)相接。
在本發(fā)明的又一方面，在半導(dǎo)體器件中，第二MOS晶體管的柵電極與源區(qū)或漏區(qū)的接觸之間的距離是0.5至3.0μm。
在本發(fā)明的又一方面，在半導(dǎo)體器件中，第二MOS晶體管用作半導(dǎo)體器件的輸入/輸出緩沖器的輸出部分。
根據(jù)本發(fā)明的又一方面，在含有至少第一和第二MOS晶體管的半導(dǎo)體器件的制作方法中，在第一MOS晶體管區(qū)形成第一摻雜濃度的阱。同時，第一摻雜濃度的其它阱在第二MOS晶體管的溝道區(qū)下面和圍繞第二MOS晶體管的元件隔離區(qū)下面形成。為源區(qū)和漏區(qū)形成第二摻雜濃度區(qū)，第二摻雜濃度小于第一摻雜濃度。
圖1表示根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件的NMOS晶體管的剖視圖；圖2表示用于根據(jù)本發(fā)明的半導(dǎo)體器件的輸出部分中的NMOS晶體管的結(jié)電容與浪涌耐壓特性；圖3是表示MOS晶體管的柵-接觸距離的概念的頂視圖；圖4(a)至圖4(d)表示根據(jù)本發(fā)明的第一實施例制作CMOSSRAM的方法。
圖5表示根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件的剖面圖；圖6表示根據(jù)本發(fā)明第三實施例的半導(dǎo)體器件的剖面圖；圖7表示根據(jù)本發(fā)明第三實施例的MOS晶體管的耐壓與相鄰有源區(qū)之間元件隔離區(qū)寬度或隔離區(qū)寬度的依賴關(guān)系；圖8是根據(jù)本發(fā)明第四實施例的半導(dǎo)體器件的剖面圖；圖9是根據(jù)本發(fā)明第五實施例的半導(dǎo)體器件的剖面圖；圖10(a)至圖10(d)表示根據(jù)本發(fā)明第五實施例的CMOS器件的制作方法；圖11表示普通NMOS晶體管的剖面圖；圖12(a)至圖12(d)表示普通CMOS半導(dǎo)體器件的制作方法；圖13表示具有降低的結(jié)電容的普通NMOS晶體管的結(jié)構(gòu)；圖14(a)至圖14(c)表示制作CMOS半導(dǎo)體器件的常規(guī)方法；圖15表示一個輸入/輸出電路以說明輸入/輸出電容。
圖1表示根據(jù)本發(fā)明的第一實施例的半導(dǎo)體器件的剖面圖。在圖1中，包含在邏輯電路中的普通NMOS晶體管Q1(第一MOS晶體管)的剖面圖顯示在左邊，特別包含在邏輯電路的輸入/輸出緩沖器的輸出部分的NMOS晶體管Q2(第二MOS晶體管)的剖面圖顯示在右邊。
如圖1所示，半導(dǎo)體器件包括摻雜濃度約為1.0E15/cm3(第二摻雜濃度)的半導(dǎo)體襯底1。元件隔離區(qū)2通過例如LOCOS氧化的方法形成在半導(dǎo)體襯底1上用作無源區(qū)的區(qū)域。在離半導(dǎo)體襯底1上普通NMOS晶體管形成區(qū)的表面預(yù)定深度處形成P阱3a。當(dāng)圍繞普通NMOS晶體管Q1的元件隔離2形成后，它從半導(dǎo)體襯底1的主平面升起時，在元件隔離區(qū)2下面P阱3a與其它部分相比形成在更淺的地方。
形成源/漏區(qū)4以便在半導(dǎo)體襯底1的表面區(qū)域維持一個用作溝道區(qū)5的區(qū)域。P阱36從元件隔離區(qū)2的底部向下形成，元件隔離區(qū)2則圍繞輸出NMOS晶體管Q2形成。當(dāng)普通晶體管Q1和輸出NMOS晶體管Q2以元件隔離區(qū)2為間隔相鄰形成時，P阱36從元件隔離區(qū)2下的P阱3a連續(xù)形成。換句話說，P阱3a和3b分別在元件隔離區(qū)2下面分別形成，元件隔離區(qū)2與輸出NMOS晶體管Q2和普通NMOS晶體管Q1的有源區(qū)相鄰。
另外，在輸出NMOS晶體管的溝道區(qū)5中和其下形成P阱3c。P阱3c形成后包括溝道區(qū)5的邊上的源/漏區(qū)4的每個端部。
另外，在溝道區(qū)5上形成由絕緣膜如氧化硅膜制成的每個柵絕緣膜6，并在溝道5上的柵絕緣膜6上形成柵電極7。形成由絕緣膜制成的每個側(cè)壁8以覆蓋柵電極7的橫截面。
進而，形成P阱3a、3b、3c以使其摻雜濃度為1.0至3.0E17/cm3(第一摻雜濃度)。
根據(jù)本發(fā)明的結(jié)構(gòu)，對輸出部分的NMOS晶體管的P阱結(jié)構(gòu)作了調(diào)整，這樣電容被有效地降低。因為當(dāng)柵極圖案有較寬的寬度和較大的面積時晶體管的電容更容易被降低，所以對輸出晶體管的修改是有效的。輸出緩沖部分的NMOS晶體管要求柵極寬度為幾百微米，因此其電容可被特別有效地降低。
圖2表示上述形成NMOS晶體管的輸出部分的結(jié)電容與浪涌耐壓特性。在圖2中，Y軸以任意單位表示結(jié)電容和浪涌耐壓。X軸表示柵極-接觸距離，即，柵電極與連接源/漏區(qū)的接觸之間的距離。結(jié)電容與柵極-接觸距離的依賴關(guān)系由點劃線表示，浪涌耐壓與柵極-接觸距離的依賴關(guān)系由圖中的實線表示。
圖3表示柵極-接觸距離的概念。如圖3的MOS晶體管的頂視圖所示，柵電極7被安排為延伸通過晶體管有源區(qū)9的中間部分。柵電極7兩側(cè)的有源區(qū)的表層用作源/漏區(qū)4。有源區(qū)9與柵電極7相互交迭的部分用作溝道區(qū)5。而且，形成多個接觸條10以接觸源/漏區(qū)4的表面并從該處向上延伸。
柵極-接觸距離是柵電極7的一端與接觸10的一端之間的最短距離。另外，如圖3所示，柵極寬度是有源區(qū)9在柵電極7延伸方向上的尺寸，有源層寬度定義了在柵極長度方向上源/漏區(qū)4的尺寸。有源層寬度很大地依賴于柵極-接觸距離和接觸10的尺寸。
如上文的背景技術(shù)所述，由圖2可知，在輸出部分的NMOS晶體管的特性中，結(jié)電容在很大程度上正比于柵極-接觸距離。在0.4μm的設(shè)計標(biāo)準(zhǔn)量級，當(dāng)柵極-接觸距離為3.0μm或更小時可滿足輸入/輸出電容的產(chǎn)品特性。另外，當(dāng)柵極-接觸距離為0.5mm或更大時浪涌耐壓值可達(dá)到允許值。
因此，本發(fā)明對柵極-接觸距離為0.5至3.0μm的MOS晶體管特別有效。
接著，下文參照圖4(a)至圖4(c)描述了一種制作CMOSSRAM的方法，該CMOSSRAM包括如圖1所示用作輸出部分的NMOS晶體管和普通NMOS晶體管，還包括PMOS晶體管和存儲單元晶體管。
圖4(a)表示最終獲得的CMOSSRAM中各晶體管的剖面圖。在圖4(a)中，從左至右依次為包含在邏輯電路中的普通PMOS晶體管T、普通NMOS晶體管Q1、形成存儲單元部分的NMOS晶體管M，最后是形成輸入/輸出緩沖器的輸出部分的NMOS晶體管Q2，這是本發(fā)明的特征部分。圖4(b)至4(d)以相同次序表示上述MOS晶體管的剖面圖。在圖4(a)中，PMOS晶體管T包括P型高摻雜的源/漏區(qū)12和N阱11。
然后，下面順序描述制作步驟。首先，如圖4(b)所示，通過LOCOS氧化方法或類似方法在半導(dǎo)體襯底1的用作無源區(qū)的區(qū)域上形成元件隔離區(qū)2。接著，在包括用于普通邏輯電路、存儲單元和輸出部分的晶體管的區(qū)域NMOS晶體管形成區(qū)上形成光刻膠掩膜13的圖案，這樣只有PMOS晶體管形成區(qū)暴露出來。然后，注入N型雜質(zhì)離子以在PMOS晶體管形成區(qū)上形成從半導(dǎo)體襯底1的表面直至預(yù)定深度的N阱11。之后，除去掩膜13。
然后，如圖4(c)所示，在PMOS晶體管形成區(qū)上形成掩膜14a，同時，在輸出NMOS晶體管Q2的有源區(qū)中用于源/漏極的區(qū)域上形成掩膜14b。
接下來，注入P型雜質(zhì)以在邏輯電路的普通NMOS晶體管形成區(qū)和存儲單元的NMOS晶體管形成區(qū)中形成從半導(dǎo)體襯底1的表面至預(yù)定深度的P阱3a、與P阱3a的形成同時，在圍繞NMOS晶體管形成區(qū)的元件隔離區(qū)的下面形成P阱3b，在用作溝道5的表面區(qū)中從半導(dǎo)體襯底1向下至預(yù)定深度形成P阱3c。
P阱3a、3b、3c具有相同的雜質(zhì)濃度，峰值濃度約為3.0E17/cm3(第一摻雜濃度)。當(dāng)P阱3a、3b、3c的濃度調(diào)整為1.0E17/cm3或更多時，P阱3a、3b、3c可完全抽取由熱載流子效應(yīng)產(chǎn)生的空穴，能穩(wěn)定阱的電勢而不會增加P阱的電阻。之后，除去掩膜14a和14b。
然后，如圖4(d)所示，在存儲單元的NMOS晶體管形成區(qū)之外的區(qū)域做上掩膜15的圖案，在NMOS晶體管形成區(qū)的有源區(qū)的表層上選擇性地注入離子。這樣，形成了閾值調(diào)節(jié)層16以調(diào)整NMOS晶體管M的閾值量級。閾值調(diào)節(jié)層16的濃度比其它NMOS晶體管的溝道區(qū)的濃度高。之后，除去掩膜15。
然后，如圖4(a)所示，形成各柵絕緣膜6，并在溝道區(qū)5上的柵絕緣膜6上形成各柵電極7。接著，在柵電極8的橫截面上形成由絕緣膜作成的側(cè)壁8。通過上述步驟，獲得了具有圖4(a)結(jié)構(gòu)的MOS晶體管。這里沒有解釋對源/漏區(qū)4或12形成各個接觸或形成層間絕緣膜或上引線層(Lead Layer)的后續(xù)步驟。
如上所述，在本發(fā)明的CMOSSRAM的制作方法中，包含在輸出部分中的NMOS晶體管的P阱3b和3c可與其它NMOS晶體管的P阱3a同時形成。另外，用作離子注入掩膜的掩膜14b可與做在PMOS晶體管形成區(qū)上的掩膜14a同時形成。因此，制作步驟不比常規(guī)制作步驟多。
在如此制作的半導(dǎo)體器件的輸出部分的NMOS晶體管中，源/漏區(qū)4的N型高摻雜區(qū)部分通過與普通NMOS晶體管不同的小的表面與P阱3b和3c相接，只有源/漏區(qū)的端部與P阱3b和3c相接。源/漏區(qū)4的底面與低摻雜的P型半導(dǎo)體襯底1相接，這樣在該部分形成的PN結(jié)的結(jié)電容降低了。因此，與常規(guī)結(jié)構(gòu)的晶體管相比，源/漏電容降低了。
P阱3c在溝道區(qū)5下面形成，P阱3c的摻雜濃度可設(shè)為能夠穩(wěn)定P阱電勢的值。P阱3b也在元件隔離區(qū)2的下面形成。因此，元件分離能力增大，且形成元件隔離區(qū)2的尺寸與未形成P阱的情形相比降低了。因此，本發(fā)明還具有降低半導(dǎo)體元件的尺寸的優(yōu)點。
上文描述的是其中使用了P型半導(dǎo)體襯底1的輸入/輸出緩沖器的輸出NMOS晶體管的結(jié)構(gòu)。然而，上述實例也可用于其中使用N型半導(dǎo)體襯底的輸入/輸出緩沖器的輸出PMOS晶體管，并可獲得與上文所述相同的優(yōu)點。
為形成包括雙極晶體管和類似上述實例的MOS晶體管的Bi-CMOSSRAM，需使用P型半導(dǎo)體襯底，然而，為形成包括MOS晶體管的CMOSSRAM，需使用N型半導(dǎo)體襯底。
另外，由圖1所示結(jié)構(gòu)的MOS晶體管具有降低的源/漏電容，它不但可用于形成Bi-CMOSSRAM或CMOSSRAM，而且可應(yīng)用于其它半導(dǎo)體器件。將MOS晶體管結(jié)構(gòu)應(yīng)用于某些大尺寸晶體管可有效地降低結(jié)電容。
下面描述本發(fā)明的第二實施例。圖5表示根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件的剖面圖。在圖5中，包括在邏輯電路中的普通NMOS晶體管Q1(第一MOS晶體管)的剖面圖顯示在左邊，包括在邏輯電路的輸入/輸出緩沖器的輸出部分中的NMOS晶體管(第二MOS晶體管)的剖面圖顯示在右邊。
在上述的第一實施例中，輸出NMOS晶體管Q2的P阱3b與源/漏區(qū)4相接。作為對比，在第二實施例中，輸出NMOS晶體管Q2的P阱3b不與源/漏區(qū)4相接，如圖5右側(cè)所示。在平面圖中，輸出MOS晶體管的P阱3b的邊界部分是在元件隔離區(qū)2的外周界之內(nèi)。
形成圖5所示的輸出部分NMOS晶體管的方法除下述點之外幾乎與第一實施例相同。在圖4(c)所示的制作步驟中，掩膜14b形成在輸出NMOS晶體管形成區(qū)上。這時，掩膜14b覆蓋了元件隔離區(qū)2的端部，這樣區(qū)2的端部沒有暴露。使用這樣獲得的掩膜14b完成離子注入以獲得圖5所示的P阱。具有圖5結(jié)構(gòu)的NMOS晶體管可通過下述類似于第一實施例的其它步驟獲得。
在圖5所示的輸出NMOS晶體管中，源/漏區(qū)4的底面沒有與P阱相接，而與低摻雜的半導(dǎo)體襯底1相接。另外，與圖5左邊所示的普通NMOS晶體管相比較，P阱3b不與源/漏區(qū)4相接。因此，結(jié)電容可進一步降低。
而且，制作步驟數(shù)可與諸如具有CMOS結(jié)構(gòu)的SRAM等普通半導(dǎo)體器件的制作步驟數(shù)相同。因此，不需制作額外的掩膜(掩膜版)，制造成本沒有增加。
在第二實施例中，所述的形成在P型半導(dǎo)體襯底1上的NMOS晶體管的結(jié)構(gòu)與第一實施例中類似。有可能在N型半導(dǎo)體襯底上形成類似結(jié)構(gòu)的PMOS晶體管。這時也可獲得同樣的優(yōu)點。
而且，P阱3b在元件隔離區(qū)2下面形成，這樣還可提高元件分離特性。與在元件隔離區(qū)2的下面不形成P阱3b的情形相比，可以降低元件隔離區(qū)2的尺寸。因此，半導(dǎo)體元件的尺寸可進一步降低。
圖6是根據(jù)本發(fā)明第三實施例的半導(dǎo)體器件的剖面圖。在圖6中，左邊是包含在邏輯電路中的普通NMOS晶體管Q1(第一MOS晶體管)，右邊表示特別包含在邏輯電路的輸入/輸出緩沖器的輸出部分中的NMOS晶體管Q2(第二MOS晶體管)的剖面圖。
在第一和第二實施例中，描述了形成在P型半導(dǎo)體襯底1上的輸入/輸出緩沖器的輸出NMOS晶體管。在該晶體管的結(jié)構(gòu)中，P阱3b在元件隔離區(qū)2下面形成，元件隔離區(qū)2在晶體管的有源區(qū)的周界處形成。
作為對比，第三實施例與第一和第二實施例的不同之處在于第三實施例的輸出NMOS晶體管在元件隔離區(qū)2之下沒有形成P阱。相反，元件隔離區(qū)2直接與半導(dǎo)體襯底1相接，如圖6所示。
形成圖6所示的NMOS晶體管的方法除下述點外與第一實施例相同。在圖4(c)所示的步驟中，可通過使掩膜14b形成后只在溝道區(qū)5上有開口部分，并通過這樣形成的掩膜進行離子注入來形成P阱3c?？赏ㄟ^下述類似于第一實施例的其它步驟獲得圖6結(jié)構(gòu)的NMOS晶體管。
在上述的輸出NMOS晶體管中，P阱3c從溝道5向下形成至預(yù)定深度，這樣可保證穩(wěn)定的阱電勢。而且，源/漏區(qū)4除與P阱3c形成PN結(jié)外不與濃度和P阱3c相等或更高的其它區(qū)域形成PN結(jié)。
因此，與圖6左邊的常規(guī)NMOS晶體管Q1相比，有可能降低結(jié)電容。制作該NMOS晶體管的步驟不比常規(guī)CMOSSRAM的多。因此避免了由于增加掩膜(掩膜版)而使制作成本增大。
當(dāng)元件隔離區(qū)2能具有足夠的尺寸時，具有圖6結(jié)構(gòu)的NMOS晶體管能有效地使用。從圖7的耐壓特性對元件隔離區(qū)尺寸(兩相鄰有源區(qū)的距離或隔離寬度)的依賴關(guān)系可見，當(dāng)元件隔離區(qū)的尺寸在5.0μm或更大時它具有足夠的元件隔離能力。而且，與常規(guī)制作方法相比，結(jié)電容可降低而不會增加制作步驟。
在上述實施例中顯示了在P型半導(dǎo)體襯底1上形成的輸出NMOS晶體管。與上述方式類似，可在N型半導(dǎo)體襯底上形成具有相同優(yōu)點的輸出PMOS晶體管。
下面描述本發(fā)明第四實施例。
圖8表示根據(jù)本發(fā)明第四實施例的半導(dǎo)體器件的剖面圖。在圖8中，左邊表示包含在邏輯電路中的普通NMOS晶體管Q1(第一NMOS晶體管)的剖面，右邊表示包含在邏輯電路的輸入/輸出緩沖器的輸出部分的NMOS晶體管Q2(第二NMOS晶體管)的剖面。
在第一和第二實施例中，P阱3b形成在元件隔離區(qū)2下面，P阱3c形成在溝道區(qū)5下面。作為對比，第四實施例與第一和第二實施例的不同之處在于P阱3c沒有在溝道區(qū)5下面形成，盡管P阱3b在元件隔離區(qū)2下面形成，如圖8右邊所示。
形成構(gòu)成圖8所示的輸出部分的NMOS晶體管的方法除下述點外與第一實施例的相同。在此實施例中，在圖4(c)所示的步驟中，可通過形成掩膜14b使其只在元件隔離區(qū)2上有開口部分并通過這樣形成的掩膜14b進行離子注入來形成P阱3b?？赏ㄟ^下面類似于第一實施例的其它步驟來獲得圖8所示結(jié)構(gòu)的NMOS晶體管。
在圖8所示的輸出NMOS晶體管中，源/漏區(qū)4與P阱的接觸面很小。
在這樣形成的輸出NMOS晶體管Q2中，與圖8左邊的常規(guī)NMOS晶體管Q1相比，源/漏電容大大降低。而且，保證了足夠的元件隔離特性。
與其它實施例相似，在第四實施例中描述了在P型半導(dǎo)體襯底1上形成的輸出NMOS晶體管。然而，不需多說，用類似方法可在N型半導(dǎo)體襯底上形成具有相同優(yōu)點的輸出PMOS晶體管。
制造第三和第四實施例的半導(dǎo)體器件的方法可概括如下。
在制作包括至少第一和第二MOS晶體管的半導(dǎo)體器件的方法中，在第一MOS晶體管形成區(qū)中形成第一摻雜濃度的阱。同時，在第二MOS晶體管的一個溝道區(qū)下或圍繞第二晶體管的一個元件隔離區(qū)下形成第一摻雜濃度的另一個阱。對源和漏區(qū)及在第二MOS晶體管的另一溝道區(qū)下或圍繞第二MOS晶體管的一個元件隔離區(qū)下形成一個第二摻雜濃度區(qū)，第二摻雜濃度區(qū)小于第一摻雜濃度。
下面描述本發(fā)明的第五實施例。
圖9表示根據(jù)本發(fā)明第五實施例的半導(dǎo)體器件的剖面圖。在圖9中，左邊表示包含在邏輯電路中的普通NMOS晶體管Q1(第一MOS晶體管)的剖面圖，右邊表示包含在邏輯電路的輸入/輸出緩沖器的輸出部分中的NMOS晶體管Q2(第二MOS晶體管)的剖面圖。
在第一至第四實施例中，在形成于P型半導(dǎo)體襯底1上的輸出NMOS晶體管的源/漏區(qū)4下面沒有形成阱。作為對比，第五實施例與上述第一至第四實施例的不同之處在于該實施例的半導(dǎo)體器件在源/漏區(qū)4下面形成有低摻雜濃度的阱17，如圖9所示。
下面參照圖10(a)至10(d)描述制作含有圖9所示的NMOS晶體管的CMOS器件的方法。
圖10(a)表示本發(fā)明的CMOS器件的結(jié)構(gòu)。圖10(a)中從左至右依次是普通NMOS晶體管T，普通NMOS晶體管Q0(第一MOS晶體管)，用于普通邏輯電路形成存儲單元的NMOS晶體管M，最后是用于輸入/輸出緩沖器輸出部分的NMOS晶體管Q5(第二MOS晶體管)。
在該半導(dǎo)體器件的制作中，首先如圖10(b)所示，在半導(dǎo)體襯底1的主平面的無源區(qū)處形成元件隔離區(qū)2。之后，在NMOS晶體管區(qū)和形成存儲單元的NMOS晶體管區(qū)上形成掩膜18a，并在圍繞輸出NMOS晶體管形成區(qū)的元件隔離區(qū)2上和輸出NMOS晶體管的溝道形成區(qū)上形成掩膜18b。然后離子注入N型雜質(zhì)以在PMOS晶體管形成區(qū)中形成N阱11并在輸出NMOS晶體管0.5的源/漏區(qū)中形成N阱11a。之后，除去掩膜18a和18b。
然后，如圖10(c)所示，在PMOS晶體管形成區(qū)上形成掩膜14a。之后，離子注入P型雜質(zhì)，并在相應(yīng)的NMOS晶體管形成區(qū)中和存儲單元晶體管形成區(qū)中形成P阱3a。同時，P型雜質(zhì)也注入到輸出緩沖器的NMOS晶體管形成區(qū)中，在元件隔離區(qū)2下面形成P阱3b，并在溝道區(qū)下面形成P阱3c(第一摻雜濃度)。由于已經(jīng)在輸出NMOS晶體管的源/漏區(qū)4中及其下面形成了N阱11a，通過離子注入P型雜質(zhì)在區(qū)域4中及其下面形成低摻雜濃度的P型阱17，該摻雜濃度低于P型3a、3b、3c(第二摻雜濃度)。之后，除去掩膜14a。
然后，如圖10(d)所示，在存儲單元晶體管形成區(qū)之外的區(qū)域形成掩膜19，進行離子注入在存儲單元NMOS晶體管的有源區(qū)表面上形成閾值調(diào)節(jié)層16以精密調(diào)節(jié)溝道區(qū)的雜質(zhì)濃度。之后，移去掩膜19。
通過上述制作工藝，可獲得圖10(a)所示的CMOS結(jié)構(gòu)的半導(dǎo)體器件。為簡單在圖10(a)中未畫出閾值調(diào)節(jié)層16。
在這樣形成的輸出NMOS晶體管中，源/漏區(qū)4與阱17相接，阱17與P型半導(dǎo)體襯底1或普通P型阱相比濃度較低。因此可以降低這部分的結(jié)電容。
至于各個阱的濃度，輸出NMOS晶體管Q5的低濃度P型阱17具有最小的濃度，PMOS晶體管T的N阱11有中等的濃度，NMOS晶體管Q5的P阱3b和3c具有最高的濃度。存儲單元晶體管的P阱3a的濃度約等于NMOS晶體管的P阱3b和3c的濃度。
輸出NMOS晶體管Q5的低濃度P型阱17的峰值摻雜濃度調(diào)整為約1.0E17/cm3至3.0E17/cm3(第二摻雜濃度)。峰值摻雜濃度的最小值不小于1.0E17/cm3。如果摻雜濃度小于1.0E17/cm3，P阱17的電阻將增大，由于熱載流子效應(yīng)產(chǎn)生的空穴不能充分地抽取，導(dǎo)致地電勢不穩(wěn)定。因此，優(yōu)選的阱17的摻雜濃度是大于1.0E17/cm3。
在上述的輸出NMOS晶體管中，P阱3b和3c分別在溝道區(qū)5下面和在元件隔離區(qū)2下面形成。因此，增強了元件隔離特性，穩(wěn)定了阱電勢。而且，由于形成了P阱3b和3c，可獲得高性能的半導(dǎo)體器件而不比常規(guī)CMOS制作方法增加任何制作步驟。
在第五實施例中，與其它實施例相似，輸出NMOS晶體管也是在P型半導(dǎo)體襯底1上形成的。然而，不必多說，可在N型半導(dǎo)體襯底上形成具有同樣優(yōu)點的輸出PMOS晶體管。
本發(fā)明的有利效果將在下面概括。
根據(jù)本發(fā)明的一個方面，半導(dǎo)體器件包括具有普通阱結(jié)構(gòu)的第一MOS晶體管和以所述阱結(jié)構(gòu)為特征的第二MOS晶體管。在第二MOS晶體管的源/漏區(qū)下面的區(qū)域的摻雜濃度(第二摻雜濃度)與半導(dǎo)體襯底的摻雜濃度相等。溝道區(qū)和溝道區(qū)下面的區(qū)域及元件隔離區(qū)下面的區(qū)域的摻雜濃度等于第一MOS晶體管的阱的摻雜濃度。因此，第二MOS晶體管的源/漏區(qū)與半導(dǎo)體襯底相接，半導(dǎo)體襯底的濃度比普通阱低。因此可降低源/漏區(qū)邊界處的結(jié)電容。另外，可提高元件隔離特性并能穩(wěn)定溝道區(qū)下面區(qū)域的阱電勢。
在本發(fā)明的另一方面，半導(dǎo)體器件包括具有普通阱結(jié)構(gòu)的第一MOS晶體管和以所述阱結(jié)構(gòu)為特征的第二MOS晶體管。第二MOS晶體管的源/漏區(qū)下面的區(qū)域中的摻雜濃度小于阱的摻雜濃度。因而可降低第二MOS晶體管的源/漏電容。
在本發(fā)明的另一方面，半導(dǎo)體器件包括具有普通阱結(jié)構(gòu)的第一MOS晶體管和以所述阱結(jié)構(gòu)為特征的第二MOS晶體管。用作第二MOS晶體管的阱的摻雜區(qū)是圍繞有源區(qū)在元件隔離區(qū)下面形成，沒有在源/漏區(qū)下面形成。因而可降低源/漏區(qū)的邊界部分的結(jié)電容，而且可提高元件隔離特性，因而阱是在元件隔離區(qū)下形成。另外與阱不在隔離區(qū)下面形成的情形相比可降低元件隔離區(qū)的尺寸。
在本發(fā)明的另一方面，半導(dǎo)體器件包括具有普通阱結(jié)構(gòu)的第一MOS晶體管和以所述阱結(jié)構(gòu)為特征的第二MOS晶體管。用作第二MOS晶體管的阱的摻雜區(qū)在溝道區(qū)下形成，不在源/漏區(qū)下面形成。因而可降低源/漏區(qū)的邊界部分的結(jié)電容。另外，由于阱在元件隔離區(qū)下面形成，提高了元件隔離特性。而且，由于摻雜濃度和預(yù)定值相等或更高的阱形成在溝道區(qū)下面，可穩(wěn)定溝道區(qū)下面的區(qū)域的電勢。
在本發(fā)明的又一方面，半導(dǎo)體器件包括具有普通阱結(jié)構(gòu)的第一MOS晶體管和以所述阱結(jié)構(gòu)為特征的第二MOS晶體管。第二MOS晶體管的結(jié)構(gòu)使其源/漏電容與具有普通阱結(jié)構(gòu)的普通MOS晶體管的源/漏相比有所降低。對半導(dǎo)體器件的輸入/輸出緩沖器的輸出部分使用了第二MOS晶體管。因而降低了半導(dǎo)體器件的輸出電容，滿足了產(chǎn)品標(biāo)準(zhǔn)。
在本發(fā)明的另一方面，半導(dǎo)體器件包括具有普通阱結(jié)構(gòu)的第一MOS晶體管和以所述阱結(jié)構(gòu)為特征的第二MOS晶體管。半導(dǎo)體器件按0.4μm規(guī)格量級制作，在第二MOS晶體管中，柵電極和晶體管的源/漏區(qū)的接觸之間的距離被設(shè)為不小于0.5μm且不大于3.0μm。因而，MOS晶體管的浪涌耐壓可設(shè)置在允許的范圍中，源/漏結(jié)電容也可設(shè)為允許值。因此，可通過設(shè)置柵電極接觸與所述接觸之間的距離為上述值來滿足產(chǎn)品標(biāo)準(zhǔn)條件。
根據(jù)本發(fā)明的又一方面，在半導(dǎo)體器件的制作方法中，為具有普通阱結(jié)構(gòu)的第一MOS晶體管形成的一個阱。同時，為第二MOS晶體管在其源/漏區(qū)以外的區(qū)域形成阱。因而第二MOS晶體管的源/漏區(qū)下面的區(qū)域中的摻雜濃度(第二摻雜濃度)被調(diào)整小于溝道區(qū)和溝道區(qū)下面的區(qū)域和元件隔離區(qū)下面的區(qū)域中的摻雜濃度(第一摻雜濃度)。因而可降低結(jié)電容。第二MOS晶體管的特征阱結(jié)構(gòu)可與第一MOS晶體管的阱同時形成。因此可以形成高性能半導(dǎo)體器件而不會增加制作步驟數(shù)。
在本發(fā)明的另一方面，在半導(dǎo)體器件的制作方法中，為具有普通阱結(jié)構(gòu)的第一MOS晶體管形成一個阱。同時，在圍繞第二MOS晶體管的元件隔離區(qū)下面形成一個阱，或在溝道區(qū)或溝道區(qū)下面的區(qū)域中形成一個阱。因而，第二MOS晶體管的源/漏區(qū)下面的區(qū)域的摻雜濃度(第二摻雜濃度)被調(diào)整得小于溝道區(qū)和溝道區(qū)下面的區(qū)域和元件隔離區(qū)下面的區(qū)域中的摻雜濃度(第一摻雜濃度)。因而可降低源/漏區(qū)的結(jié)電容。第二MOS晶體管的特征結(jié)構(gòu)可以與第一MOS晶體管的阱同時形成。因而，能夠形成高性能的半導(dǎo)體器件而不會增加制作步驟數(shù)。
權(quán)利要求
1.包括形成在半導(dǎo)體襯底(1)上同種導(dǎo)電類型的至少第一和第二MOS晶體管(Q1、Q2)的半導(dǎo)體器件；所述第一MOS晶體管(Q1)形成在有第一摻雜濃度的阱(3a)中；所述第二MOS晶體管(Q2)包括溝道區(qū)(5)、源區(qū)(3b)和漏區(qū)(3b)；所述第二MOS晶體管(Q2)的溝道區(qū)(5)、溝道區(qū)(5)下面的區(qū)域和圍繞第二MOS晶體管(Q2)的元件隔離區(qū)(2)下面的區(qū)域形成在各個具有第一摻雜濃度的區(qū)中；第二MOS晶體管(Q2)的源區(qū)和漏區(qū)(3b)形成后與第二摻雜濃度區(qū)相接；和第一摻雜濃度大于上述第二摻雜濃度。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其特征在于，所述第一摻雜濃度區(qū)由阱形成；第二摻雜濃度區(qū)由所述半導(dǎo)體襯底(1)形成。
3.根據(jù)權(quán)利要求1或2的半導(dǎo)體器件，其特征在于，所述第一摻雜區(qū)由阱形成，所述第二摻雜區(qū)由另一個阱(17)形成。
4.根據(jù)權(quán)利要求1、2或3的半導(dǎo)體器件，其特征在于，所述第二MOS晶體管(Q2)的柵電極(7)與源區(qū)或漏區(qū)的接觸之間的距離是0.5至3.0μm。
5.根據(jù)權(quán)利要求1至4中任一權(quán)利要求的半導(dǎo)體器件，其特征在于，所述第二MOS晶體管(Q2)用來作為所述半導(dǎo)體器件的輸入/輸出緩沖器的輸出部分。
6.包括形成在半導(dǎo)體襯底(1)上同種導(dǎo)電類型的至少第一和第二MOS晶體管(Q1、Q2)的半導(dǎo)體器件；所述第一MOS晶體管(Q1)形成在具有第一摻雜濃度的阱(3a)中；所述第二MOS晶體管(Q2)包括溝道區(qū)(5)、源區(qū)(3b)和漏區(qū)(3b)；一個所述溝道區(qū)(5)加上第二MOS晶體管的溝道區(qū)下面的區(qū)域或圍繞第二MOS晶體管(Q2)的元件隔離區(qū)(2)下面的區(qū)域形成在第一摻雜濃度的區(qū)中。第二MOS晶體管的源和漏區(qū)和另一個所述溝道區(qū)(5)加上第二MOS晶體管的溝道區(qū)(5)下面的區(qū)域或元件隔離區(qū)(2)下面的區(qū)域形成后與第二摻雜濃度區(qū)相接；和第一摻雜濃度大于第二摻雜濃度。
7.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其特征在于，第一摻雜濃度區(qū)由阱(3c)形成；第二摻雜濃度區(qū)由半導(dǎo)體襯底(1)形成。
8.根據(jù)權(quán)利要求6或7的半導(dǎo)體器件，其特征在于，所述溝道區(qū)(5)加上第二MOS晶體管(Q2)的溝道區(qū)(5)下面的區(qū)域由第一摻雜濃度區(qū)形成；且第二MOS晶體管(Q2)的源和漏區(qū)(3b)和元件隔離區(qū)(2)下面的區(qū)域形成后與第二摻雜濃度區(qū)相接。
9.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其特征在于，元件隔離區(qū)(2)的寬度不小于5.0μm。
10.根據(jù)權(quán)利要求6至9中任一權(quán)利要求的半導(dǎo)體器件，其特征在于，圍繞第二MOS晶體管(Q2)的元件隔離區(qū)(2)下面的區(qū)域由第一摻雜濃度區(qū)形成；且第二MOS晶體管(Q2)的源和漏區(qū)(3b)和所述溝道區(qū)(5)加上第二MOS晶體管的溝道區(qū)(5)下面的區(qū)域形成后與第二摻雜濃度區(qū)相接。
11.根據(jù)權(quán)利要求6至10中任一權(quán)利要求的半導(dǎo)體器件，其特征在于，第二MOS晶體管的柵電極與源區(qū)或漏區(qū)的接觸之間的距離是0.5至3.0μm。
12.根據(jù)權(quán)利要求6至11中任一權(quán)利要求的半導(dǎo)體器件，其特征在于，第二MOS晶體管(Q2)用來作為所述半導(dǎo)體器件的輸入/輸出緩沖器的輸出部分。
13.用于制造包括至少第一和第二MOS晶體管(Q1、Q2)的半導(dǎo)體器件的方法，包括以下步驟在用于第一MOS晶體管(Q1)的區(qū)域中形成第一摻雜濃度區(qū)的阱(3a)；同時在第二MOS晶體管(Q2)的溝道區(qū)(5)的下面和圍繞第二MOS晶體管的元件隔離區(qū)(2)的下面形成其它第一摻雜濃度的阱(3b、3c)；為源和漏區(qū)形成第二摻雜濃度區(qū)(1)，所述第二摻雜濃度小于第一摻雜濃度。
全文摘要
在含有用于輸入/輸出緩沖器的輸出MOS晶體管和普通MOS晶體管的MOS半導(dǎo)體器件中,普通MOS晶體管形成在普通阱中。在輸出MOS晶體管中,第二MOS晶體管的溝道區(qū)和元件隔離區(qū)形成在更高摻雜濃度的區(qū)域中。另一方面,源和漏區(qū)形成在較低摻雜濃度的區(qū)域中。因而可降低輸出MOS晶體管的源/漏電容,并可降低半導(dǎo)體器件的輸入/輸出電容。
文檔編號H01L27/088GK1176494SQ9711150
公開日1998年3月18日 申請日期1997年5月8日 優(yōu)先權(quán)日1996年9月10日
發(fā)明者牧幸生, 本田裕己 申請人:三菱電機株式會社