專利名稱：制作cmos集成電路的注入井和島的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是在CMOS硅集成電路中，即互補(bǔ)型絕緣柵場(chǎng)效應(yīng)晶體管電路中，制作CMOS集成電路的注入井和島的方法，其中在一種導(dǎo)電類型的襯底中，至少有另一種導(dǎo)電類型的一個(gè)井，而且其附近至少有一個(gè)與襯底導(dǎo)電類型相同的島，其摻雜濃度較襯底更濃，用光刻膠和二氧化硅/氯化硅掩膜結(jié)構(gòu)進(jìn)行幾次離子注入形成的。
通常，標(biāo)準(zhǔn)的CMOS工藝，井占據(jù)了比較大的空間。如果要增加集成度的話，井的深度必須減小。然而，這樣一來(lái)，將增加寄生雙極晶體管的垂直電流增益，從而增加了鎖住的危險(xiǎn)(riskoflatchup)。
解決這個(gè)問(wèn)題的一種方法是，如IEEETrans.ElectronDev.(1981.10月，115頁(yè)-119頁(yè))所述的反常井工藝。反常井工藝是，制成淺摻雜分布的井和島，而且減少橫向擴(kuò)散，其中摻雜濃度首先隨著深度的增加而增加，然后再隨著深度的增加而下降。不像慣用的井中的情況，在慣用的井內(nèi)，摻雜濃度隨著深度的增加不斷下降。用此方法，表面摻雜濃度可以降低到MOS晶體管所需的那種低濃度。但是，仍可達(dá)到足夠高的總濃度，所以可使寄生雙極晶體管的電流增益足夠小。
在制作反常井時(shí)，不像常規(guī)CMOS工藝，首先進(jìn)行井邊緣區(qū)域上的場(chǎng)氧化，然后再做離子注入，隨后再作通常的短時(shí)間退火處理，以便注入的離子向里擴(kuò)散。
如果使用通常的制作工藝制作雙井的話，所謂雙井，就是一個(gè)挨著一個(gè)排列的井和島，并且其中至少有一個(gè)P溝晶體管和一個(gè)n溝晶體管，第二步光刻工藝中，使用一個(gè)相反的井光刻版是必要的。因此，邊緣區(qū)的摻雜濃度取決于場(chǎng)氧化物的厚度，場(chǎng)氧化物邊緣的斜度和井的注入摻雜濃度。如果邊緣區(qū)域的摻雜濃度能被控制而又不依賴于這些參數(shù)的話，進(jìn)行場(chǎng)注入還必需兩塊附加的光刻版。由于有對(duì)準(zhǔn)公差，這就導(dǎo)改了間距的增加。
本發(fā)明的目的，正如權(quán)利要求中所述，是要以某種方法改進(jìn)上面提到的文獻(xiàn)中所敘述的工藝，使之在制造雙井時(shí)，不需要附加的光刻版，而生產(chǎn)出來(lái)的器件的性能仍保持原有工藝技術(shù)的優(yōu)點(diǎn)。特別是集成密度不必增加，而防止鎖住的能力將大大增加。
現(xiàn)參考附圖舉例說(shuō)明本發(fā)明

圖1-圖3 是制作具有n井和p+島的CMOS電路的一種實(shí)施方案中，表示工藝步驟的示意性截面圖。
圖4-圖9 是制作具有n井和p+島的CMOS電路的一種改進(jìn)的實(shí)施方案中，表示工藝步驟的示意性截面圖。
如圖1所示，(為清楚起見，沒(méi)按比例繪出)制作CMOS電路，開始用p型襯底1，它可以是一個(gè)具有外延層的材料(沒(méi)有示出)。在襯底1或在外延層上，最好用熱氧化法，在步驟a中形成一個(gè)薄的二氧化硅層21。“薄”的含意是指層21具有通常的柵一氧化層的厚度。然后在層21上淀積一個(gè)氮化硅層22。這兩層21和22形成雙層2。
步驟b中，將氮化硅層22或者整個(gè)雙層2，用通常的光刻工藝刻蝕，也就是涂一層光刻膠，通過(guò)光刻版曝光，洗掉未曝光部分的光刻膠，(或曝光后的膠)，用光刻膠的圖形作掩膜，腐蝕雙層2或?qū)?2。用這種方法，要形成的井的整個(gè)邊緣區(qū)域71和要形成島的整個(gè)邊緣區(qū)域72，以及處于井和島邊緣區(qū)域之間的中間部分73的襯底表面(或者僅僅二氧化硅層21)就去掉了覆蓋物。其中井和島的內(nèi)部區(qū)域，也就是用各自的邊緣區(qū)域形成的環(huán)內(nèi)，留下兩層21和22(見圖1和圖2)，如果邊緣區(qū)域71和72相接觸或彼此稍有重疊的話，就不存在中間區(qū)域73。
步驟c中，涂上光刻膠層41，然后光刻并腐蝕，以便限定所形成的n井61的整個(gè)區(qū)域5中的雙層2部分，然而蓋住要形成的p+島62區(qū)域8中的雙層部分。
步驟D中，在第一步注入時(shí)，高能量磷離子，例如，也就是井導(dǎo)電類型的離子，用加速電壓約為300KV進(jìn)行注入。此時(shí)光刻膠層41的作用如同一個(gè)掩膜，從而注入3井61(井注入)。
步驟e中，是第二步低能量注入，使用的是磷離子或砷離子，例如，注入的加速電壓約為40KV，光刻膠層41和n井區(qū)域5中的層21和22作為掩膜，從而摻雜了邊緣區(qū)域71，邊緣區(qū)域71是n+型的。(即邊緣注入Ⅰ)。
到此為止所述工藝步驟的結(jié)果如圖1所示。
步驟f中，除去光刻膠層41。步驟g中，在適當(dāng)?shù)臏囟认?，使注入離子向里擴(kuò)散，形成井61及其邊緣71。
步驟h，制作另一個(gè)光刻膠層42，光刻并腐蝕，光刻膠覆蓋住井61，但是留下p+島的區(qū)域8形成非覆蓋區(qū)，參見圖2(島光刻工藝)。
重復(fù)步驟d-g，如步驟d′-g′，在其他條件下，用其他雜質(zhì)摻雜。
步驟d′，是第三步注入，注入島62，用襯底導(dǎo)電類型的離子，例如，使用高能量硼離子，注入的加速電壓約為180KV，用光刻膠42起掩膜作用(島注入)。
步驟e′，是第四步注入，其能量低于島注入能量，例如，使用的是硼或BF2離子，注入的加速電壓為10KV到40KV，其中光刻膠層42和島區(qū)域62上的層21，22再一次起防止注入的掩膜作用，邊緣區(qū)域72被注入成p++型區(qū)域(邊緣注入Ⅱ)。
到此為止所述工藝步驟的結(jié)果如圖2所示。
步驟f′，除去光刻膠層42，在步驟g′中，注入的離子在適當(dāng)溫度下，向里擴(kuò)散，形成p+型島62和島的p++型邊緣區(qū)72。
最后，在步驟j，將邊緣區(qū)71，72，和中間區(qū)域73進(jìn)行熱氧化，形成場(chǎng)氧化物層9，同時(shí)仍然保留雙層2部分，也就是在井61和島62內(nèi)部區(qū)域上面的部分用腐蝕法去掉。
在隨后的工藝過(guò)程中，第一步，柵氧化物層11，12通常是在上述內(nèi)部區(qū)域用熱氧化法形成的，其結(jié)果如圖3所示。此后所需要的CMOS電路以常用的方法制成。
對(duì)上述工藝步驟，即去掉光刻膠掩膜42之后，向里擴(kuò)散注入的襯底導(dǎo)電類型的離子，如硼離子，和隨后形成氧化物層的工藝，可采用本發(fā)明的較佳實(shí)施方案把上述兩個(gè)工藝步驟合并在一起，也就是把步驟g′和步驟j同時(shí)完成。
在本發(fā)明的另一種實(shí)施方案中，襯底和井導(dǎo)電類型的離子，也就是硼和磷離子，不再是分別擴(kuò)散，取代的方法是在一個(gè)步驟中同時(shí)擴(kuò)散和進(jìn)行場(chǎng)氧化，用此方法在井和島中，可得到接近相同的擴(kuò)散深度。從而在步驟j中完成了步驟g和g′。
如圖1-3所示，用所述方法得到的襯底表面是相當(dāng)不平的，這可能干擾隨后的工藝步驟。
現(xiàn)在借助圖4-圖9解釋本發(fā)明的發(fā)展情況。這里在一個(gè)襯底中，有井和島以及一個(gè)實(shí)質(zhì)上是平整的表面。事實(shí)上本發(fā)明包含在步驟f之后和步驟h之前及步驟k到n之中。
步驟k，用兩層21和22覆蓋的襯底表面，在步驟g期間被氧化，形成厚氧化層10，其厚度與氧化層9是可比的。并且大約是其厚度的一半。步驟k中，厚氧化物層10與井是同時(shí)形成的。其結(jié)果如圖4所示。
步驟l，在沒(méi)有用光刻掩膜情況下，腐蝕掉厚氧化物層10，其結(jié)果如圖5所示。
步驟m，將襯底表面露出的部分，進(jìn)行熱氧化，形成二氧化硅薄層23，在薄層23上淀積一個(gè)氮化硅層24，其結(jié)果如圖6所示。
步驟n，在垂直于襯底表面方向上，氮化硅層24被各向異性地腐蝕。這樣得到如圖7所示的結(jié)構(gòu)，其中，橫在氮化物層22的向上傾斜部分(此傾斜是厚氧化物層的形成引起的)的下面，留下一些氮化物層24，該層有一個(gè)基本垂直于襯底的壁。
步驟n之后，是步驟h，i(＝d′)，e′，f′，g′和j。圖8表示在步驟f′之后的結(jié)構(gòu)。圖9是在步驟j之后，并且在用與上述類似的方法形成柵氧化物層11，12之后的結(jié)構(gòu)。
按照本發(fā)明的方法，不僅適合于制造純CMOS電路的井和島，還可以用來(lái)制造雙極型-CMOS組合電路的井和島。
圖4-圖9所示的改進(jìn)結(jié)構(gòu)可以類似地用來(lái)制作純n-溝電路。
權(quán)利要求
1.一種在CMOS硅集成電路(互補(bǔ)型絕緣柵場(chǎng)效應(yīng)晶體管電路)中制作離子注入的井和島的方法，其中在一種導(dǎo)電類型(襯底導(dǎo)電類型)的襯底(1)中，至少有另一種導(dǎo)電類型的一個(gè)井(61)(井導(dǎo)電類型)，而且其附近至少有一個(gè)與襯底導(dǎo)電類型相同的島，其摻雜濃度較襯底(1)更濃，是用光刻膠和二氧化硅/氮化硅掩膜結(jié)構(gòu)進(jìn)行幾次離子注入形成的，其特征在于a)在襯底(1)上形成一薄層二氧化硅層(21)，并在其上形成一層氮化硅層(22)；b)用掩膜和腐蝕的光刻工藝，至少把氮化硅層(22)以此方法進(jìn)行加工，將二氧化硅層(21)或襯底表面形成井的整個(gè)邊緣區(qū)域(71)，形成島的整個(gè)邊緣區(qū)域(72)，以及在井的邊緣區(qū)域和島的邊緣區(qū)域之間的中間區(qū)域(73)都不被覆蓋，其中分別留下井和島的內(nèi)部區(qū)域中的兩層(21)，(22)；c)涂一層光刻膠(41)，并進(jìn)行光刻和腐蝕以便確定井(61)的整個(gè)區(qū)域(5)(井光刻工藝)；d)用光刻膠層(41)做掩膜，注入高能量的井導(dǎo)電類型的離子；e)用光刻膠層(41)二氧化硅和氧化硅層(21，22)做掩膜，注入低能量井導(dǎo)電類型的離子；f)除掉光刻膠層(41)；g)向里擴(kuò)散注入的離子，以形成井(61)和邊緣區(qū)域(71)，邊緣區(qū)域的摻雜濃度大于井(61)的摻雜濃度；h)涂另外一層光刻膠(42)并進(jìn)行光刻和腐蝕，使其規(guī)定出島(62)的全部區(qū)域(8)(島光刻工藝)；i)重復(fù)步驟d-g作為步驟d′-g′，用襯底導(dǎo)電類型的離子形成島(62)和邊緣區(qū)域(72)，其摻雜濃度大于島(62)的濃度；j)氧化露出的邊緣區(qū)域(71，72)如果必要的話在中間區(qū)域(73)上形成一個(gè)場(chǎng)氧化層(9)，接著除掉二氧化硅和氮化硅(21，22)。
2.如權(quán)利要求1所述的方法，其特征在于，在步驟f之后和步驟h之前，加入下列各個(gè)步驟;k)在步驟g′期間，氧化二氧化硅層(21)部分或氧化沒(méi)有被二氧化硅和氮化硅層(21，22)所覆蓋的襯底表面部分，以形成一厚層氧化物層(10);l)不使用掩膜腐蝕掉厚氧化物層(10);m)氧化露出的襯底表面部分，以形成另外一層薄二氧化硅層(23)，并在其上形成另外一層氮化硅層(24);n)各向異性地腐蝕掉上述氮化硅層(24)。
3.如權(quán)利要求1所述的方法，其特征在于，向里擴(kuò)散襯底導(dǎo)電類型的離子的步驟g′是與步驟j同時(shí)完成的。
4.如權(quán)利要求1所述的方法，其特征在于，向里擴(kuò)散離子的形成井(61)的步驟g和形成島(62)的步驟g′是與步驟j同時(shí)完成的。
5.如權(quán)利要求1-4中的任一所述方法，其特征在于，形成一個(gè)p井或一個(gè)p+島(62)的方法是用注入高能量硼離子形成的，而與其相連的區(qū)域(72)是用注入低能量硼離子或BF+2離子形成的。
6.如權(quán)利要求1-4中任一所述方法，其特征在于，其中n井或n+島最好是用注入帶雙正電荷的高能量磷離子形成的，而相磷的邊緣區(qū)域(71)是用注入低能量的磷離子或砷離子形成的。
全文摘要
本發(fā)明公開一種具有反常規(guī)的摻雜分布的CMOS集成電路中形成注入井和島的方法，也就是其中的井和島具有較小的滲透深度，較淺的摻雜分布，比通常的CMOS電路有比較小的橫向擴(kuò)散。
文檔編號(hào)H01L21/76GK1031626SQ8810608
公開日1989年3月8日 申請(qǐng)日期1988年8月17日 優(yōu)先權(quán)日1987年8月18日
發(fā)明者英格·漢斯·爵根·蓋勒 申請(qǐng)人:德國(guó)Itt工業(yè)股份有限公司