專利名稱:高抗干擾hp-mos系列集成電路的制作方法
本發(fā)明屬于微電子學(xué)領(lǐng)域。
在工業(yè)電器干擾信號中，常有幅度大于線路噪聲容限，而持續(xù)時間很短的干擾脈沖，當(dāng)其持續(xù)時間小于某個數(shù)值時，并不引起誤動作，而此值與電路本身的性能有關(guān)。為了定量描述電路自身的這種抗干擾能力，我們引入了動態(tài)噪聲容限△TN這一指標(biāo)。
選一個脈沖幅度與被測電路的正常輸入信號幅度相等的正方波，疊加在輸入低電平上，如圖1，改變其脈沖寬度△T，總可以找到一個△TL，當(dāng)△T＜△TL時，電路工作正常，當(dāng)△T＞△TL時，電路工作不正常，△TL就稱為電路的低態(tài)噪聲容限。同理，選與被測電路正常輸入信號幅度相等的負(fù)方波，疊加在輸入高電平上，如圖2，總可以找到一個△TH，當(dāng)△T＜△TH時，電路工作正常，當(dāng)△T＞△TH時電路工作不正常，△TH就稱為電路的高態(tài)動態(tài)噪聲容限。
由于干擾信號是隨機(jī)的，因而電路的抗干擾能力取決于△TL和△TH中最低者，即△TN＝min(△TL，△TH)……①以門電路為例說明△TL與△TH的物理意義。為討論簡便，我們假設(shè)輸入、輸出信號的上升時間tr、下降時間tf均為0，這時電路的導(dǎo)通延時時間tPHL即為△TL，電路的截止延遲時間tPHL即為△TH。(參看圖3)這時電路的最高頻率fm= 1/(tPHL+tPLH) = 1/(ΔTL+ΔTH) ……②
若△TL≤△TH由①式得△TN＝△TL設(shè) △TH＝α△TL(α≥1)，由②式得ΔTN= 1/(fm(1+α)) ……③反之，若△TH＜△TL時，由①式得△TN＝△TH設(shè) △TL＝α△TH(α＞1)由②式得出ΔTN= 1/(fm(1+α)) ……④③、④式說明△TИ與fm成反比，可見高速器件的抗脈沖干擾能力弱。又因為α≥1，在電路fm相同的條件下，要使動態(tài)噪聲容限達(dá)到最大值，則α必為1，即要求△TL＝△TH。由于△TИ決定于fm，而不決定于實際使用的頻率f，(f＜fm)，所以高速器件并不適用于干擾強(qiáng)、電路速度要求低的場合，因而應(yīng)設(shè)計新型的低速高抗干擾集成電路，來滿足這一領(lǐng)域的需要，以降低整機(jī)成本，提高整機(jī)抗干擾性能。
據(jù)此我們分析了P-MOS電路在工業(yè)控制應(yīng)用中的優(yōu)缺點。
其主要缺點是1、在24V電源電壓下，噪聲容限只有4V左右，抗干擾能力差。
2、輸出低電平不夠低，通常負(fù)15V左右，如負(fù)載管外接第二電源，雖然低電平可降低，但使用不方便，且功耗會增大。
3、當(dāng)外接電容提高動態(tài)噪聲容限時，脈沖的上升時間tr與下降時間tf增長，這是很不利的。
4、線性電路與數(shù)字不能用同一工藝集成于一個硅片上。
5、與其它集成電路連接不方便。
還有另一個缺點是電路速度慢、功耗大。因而它沿著集成電路發(fā)展的主流方向向高速、低功耗的E/DИ-MOS、C-MOS等方向發(fā)展。而我們是向集成電路的另一個方向-高抗干擾方向發(fā)展，設(shè)計了高抗干擾的E/DP-MOS系列系列集成電路。其特征是在單一的負(fù)24V±4V電源下，不接外接電阻，其輸出低電平接近電源電壓，在高抗干擾端噪聲容限△TИ≧10V，并可外接電容調(diào)節(jié)動態(tài)噪聲容限△Tn的大小，tr，tf并不增大，且△TH＝△TL，即在相同頻率下，△TИ接近最大值。其工藝可把線性電路與數(shù)字電路集成于一個硅片上，還可以方便的與C-MOS、LS-TTL、LR-DTL等集成電路直接連接使用。
HP-MOS系列集成電路采用E/D工藝。其工藝流程為〈111〉И型硅片→第一次氧化→第一次(P區(qū))光刻→硼預(yù)淀積→擴(kuò)散氧化→第二次(柵)光刻→柵氧化→第三次(離子注入)光刻(見圖4，目的是生成耗盡型負(fù)載管與提高導(dǎo)相管的耐壓)→注入硼→磷處理與高溫退火→第四次(引線孔)光刻→鋁淀積→第五次(鋁)光刻(見圖5)→鈍化淀積→第六次(壓焊點)光刻→測試封裝。
HP-MOS系列集成電路除了可制成原有的P-MOS所有品種外，(國內(nèi)生產(chǎn)的P-MOS集成電路存在有中期失效問題。HP-MOS集成電路有顯著改進(jìn)。)，還可設(shè)計高抗干擾的微機(jī)的輸入接口電路，工業(yè)控制用電子裝備中的高抗干擾專用集成電路等。
我們以輸入隔離電路(見圖6)作為一個例子來作些具體說明其邏輯圖、線路圖、引腳圖見圖6其電壓傳輸特性典線見圖7，噪聲容限△TИ＝12V，回差3V。
用它作為微機(jī)等的輸入隔離電路見圖8，抗脈沖干擾能力
ΔTH=-(R1+R2)CLn(1- (VIL)/(E) )ΔTL=-R2C Ln (VIH)/(E)當(dāng)R1＝20K，R2＝100K，C＝0.02uf時△TH＝△TL。
△TN＝1.7ms，與一個小繼電器的抗干擾能力相當(dāng)。如用手按動按扭就是一個單脈沖發(fā)生器。
用它作為延時電路見圖9。
用它作為振蕩電路見圖10，還可以作為整形電路圖。
主要參考文件1)WiLLiam M.Penney.LiLLiau Lau.“MOS Integrated Circuits”。Van Hostrand ReinhoLd ComPany，1972。
中譯本金屬-氧化物-半導(dǎo)體集成電路。
科學(xué)出版社.1976.
2)OLiver J.MoCarthy.“MOS Device and Cirouit Desigh”.John WiLey & Sons.Hew York.1982.
3)M.J.Howes.D.V.Morgan.“Large ScaLe Integration(Devices.Circuits.and Systens)”.John WiLey & SOHS.HeW York.1981。
權(quán)利要求
HP-MOS系列集成電路的特征是在負(fù)24V±4V電源下，其高抗干擾端噪聲容限ΔVA≥10V，并可外接電容調(diào)節(jié)動態(tài)噪聲容限ΔTH的大小，tr.tf并不增大，且ΔTH=ΔTL，即在相同頻率下，ΔTH接近最大值，可以方便的與C-MOS、LS-TTL、LH-DTL等集成電路直接連接使用的高抗干擾的E/DP-MOS集成電路。
專利摘要
為降低工業(yè)電子裝置在抗干擾措施上的費用，我們研究了脈沖數(shù)字電路的抗干擾理論，提出了動態(tài)噪聲容限指標(biāo)，證明了高速器件不適用于干擾強(qiáng)速度低的場合，設(shè)計了HP-MOS系列集成電路，其靜態(tài)噪聲容限接近理想值，優(yōu)于C-MOS、HTL的抗干擾性能，外接適當(dāng)電容，其抗干擾性能可與繼電器相當(dāng)。它可廣泛用于工業(yè)控制電子裝置與微型機(jī)的接口電路中，使這些裝置的造價降低、可靠性提高。
文檔編號H01L27/04GK85102308SQ85102308
公開日1986年9月17日 申請日期1985年4月1日
發(fā)明者鄭州大學(xué) 申請人:鄭州大學(xué)導(dǎo)出引文BiBTeX, EndNote, RefMan