專利名稱：一種高速可編程分頻器及分頻器集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字電路設(shè)計(jì)領(lǐng)域，尤其涉及一種高速可編程分頻器及分頻器 集成電路。
背景技術(shù)：
頻率合成技術(shù)是現(xiàn)代通訊系統(tǒng)的重要組成部分，他將一個(gè)高穩(wěn)定和高準(zhǔn)確 度的基準(zhǔn)頻率，經(jīng)過(guò)四則運(yùn)算，產(chǎn)生同樣穩(wěn)定度和基準(zhǔn)度的所需頻率。分頻器 則是頻率合成器中的核心部件，其用來(lái)對(duì)輸入的給定頻率進(jìn)行分頻，以得到頻 率合成器所需的一個(gè)或多個(gè)基準(zhǔn)頻率。目前的分頻器主要分為普通分頻器和高速分頻器兩類。普通分頻器內(nèi)的各模塊是通過(guò)單端信號(hào)進(jìn)行傳輸，信號(hào)傳輸較慢；高速分頻器內(nèi)各模塊間則通過(guò) 差分信號(hào)進(jìn)行傳輸，信號(hào)傳輸快，可實(shí)現(xiàn)對(duì)4G、 5G等高頻的分頻。而高速分 頻器又可分為高速可編程分頻器和高速固定分頻器，前者可才艮據(jù)外部的控制信 號(hào)調(diào)整分頻器自身的分頻系數(shù)，而后者的分頻系數(shù)則是固定不可變的?，F(xiàn)有的高速可編程分頻器基本上都是2/3分頻器，即其分頻系數(shù)在外部信 號(hào)的控制下可為2或者3。在現(xiàn)有的高速可編程分頻器中，對(duì)輸入頻率的分頻 是由帶數(shù)字邏輯處理功能的觸發(fā)器等實(shí)現(xiàn)，但其作為差分信號(hào)的負(fù)載，使得差 分信號(hào)的負(fù)載不對(duì)稱，由此造成的共模干擾及工藝誤差均難以消除，也降低了 分頻器自身電路的穩(wěn)定性，同時(shí)，也增加了分頻器自身電路設(shè)計(jì)的難度。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種高速可編程分頻器，旨在解決現(xiàn)有的高速可 編程分頻器中由于差分信號(hào)的負(fù)載不對(duì)稱造成的共模干擾及工藝誤差難以消除，降低了分頻器自身電路穩(wěn)定性的問(wèn)題。本發(fā)明的目的是這樣實(shí)現(xiàn)的一種高速可編程分頻器，所述分頻器包括高速與門和高速鎖存器，所述高 速與門用于對(duì)所述高速鎖存器輸出的數(shù)據(jù)信號(hào)和/或外部控制信號(hào)進(jìn)行邏輯與 處理，所述高速鎖存器在所述高速與門輸出信號(hào)的控制下用于對(duì)頻率信號(hào)進(jìn)行 分頻，所述高速與門與所述高速鎖存器物理獨(dú)立。所述分頻器為2/3高速可編程分頻器。所述高速與門的個(gè)數(shù)為3個(gè)，所述高速鎖存器的個(gè)數(shù)為4個(gè)。 所述分頻器還包括用于將輸入的頻率信號(hào)或外部控制信號(hào)轉(zhuǎn)換為差分雙信號(hào)的信號(hào)輸入轉(zhuǎn)換模塊，以及用于將分頻處理后的差分頻率信號(hào)轉(zhuǎn)換為單端頻率信號(hào)的信號(hào)輸出轉(zhuǎn)換模塊。本發(fā)明的另一目的在于提供一種包含上述高速可編程分頻器的分頻器集成電路。本發(fā)明的突出優(yōu)點(diǎn)是本發(fā)明通過(guò)由相互物理獨(dú)立的高速與門和高速鎖存 器分別實(shí)現(xiàn)分頻器中的數(shù)字邏輯處理和分頻處理，高速與門和高速鎖存器各自 獨(dú)立地作為差分信號(hào)的負(fù)載，即可實(shí)現(xiàn)差分信號(hào)的負(fù)載對(duì)稱，從而可以減少分 頻器內(nèi)的共模干擾和工藝誤差，使分頻器自身電路的穩(wěn)定性得到增強(qiáng)。


圖l是本發(fā)明實(shí)施例提供的分頻器集成電路的構(gòu)成圖；圖2是本發(fā)明實(shí)施例提供的2/3高速可編程分頻器的結(jié)構(gòu)圖。
具體實(shí)施方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí) 施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅 僅用以解釋本發(fā)明，并不用于限定本發(fā)明。本發(fā)明實(shí)施例提供的高速可編程分頻器及分頻器集成電路通過(guò)由相互物理 獨(dú)立的高速與門和高速鎖存器分別實(shí)現(xiàn)分頻器中的數(shù)字邏輯處理和分頻處理， 對(duì)于分頻器內(nèi)的差分信號(hào)而言，高速與門和高速鎖存器即各自作為差分信號(hào)的 負(fù)載，從而可以實(shí)現(xiàn)差分信號(hào)的負(fù)載對(duì)稱，使得分頻器內(nèi)的共模干擾和工藝誤 差減小，電路穩(wěn)定性得到增強(qiáng)。在本發(fā)明實(shí)施例中，分頻器集成電路可由一個(gè)分頻器或多個(gè)可編程分頻器 級(jí)聯(lián)構(gòu)成，所述多個(gè)可編程分頻器中的一個(gè)、多個(gè)或全部為高速可編程分頻器。當(dāng)所需的基準(zhǔn)頻率較給定頻率很小時(shí)，分頻器集成電^^則需要由多個(gè)可編程分頻器級(jí)聯(lián)構(gòu)成，如圖1所示，可編程分頻器111對(duì)輸入的給定頻率Fin進(jìn) 行分頻，分頻后輸出的頻率信號(hào)再由可編程分頻器212繼續(xù)進(jìn)行分頻，以此類 推，直至最后一級(jí)的可編程分頻器n13分頻后才得到最終所需的基準(zhǔn)頻率Fout。 在該過(guò)程中，每級(jí)可編程分頻器的分頻系數(shù)由外部的Cx(x=l， 2, n)信號(hào) 及下一級(jí)可編程分頻器輸出的控制信號(hào)共同控制，對(duì)于可編程分頻器n13，則 由Cn和固定為'T'的數(shù)字信號(hào)共同控制。對(duì)于由多個(gè)可編程分頻器級(jí)聯(lián)構(gòu)成的分頻器集成電路，其分頻模數(shù)由公式 Fin/Fout=Cl+2*C2+22*C3+……+2n.2*Cn-l+2n"*Cn +2"決定，Cx(x=l， 2,…， n)的取值為O或l,故對(duì)于不同的(C1, C2， ...， Cn)的取值組合，所述分頻 模數(shù)可以為[2'1, 2'1+1-1]數(shù)值范圍內(nèi)的任意數(shù)。圖2則示出了本發(fā)明實(shí)施例提供的2/3高速可編程分頻器的結(jié)構(gòu)，包括有3 個(gè)高速與門和4個(gè)高速鎖存器，以及信號(hào)輸入轉(zhuǎn)換模塊和信號(hào)輸出轉(zhuǎn)換模塊， 所述高速與門和高速鎖存器物理獨(dú)立。高速與門121、高速鎖存器122以及高速鎖存器223即構(gòu)成一個(gè)2分頻電 路。當(dāng)Cx為0時(shí)，則高速與門227截?cái)喔咚冁i存器326和高速鎖存器428間 的信號(hào)通信，從而輸入的頻率信號(hào)Fin'僅通過(guò)高速與門121、高速鎖存器122 及高速鎖存器223進(jìn)行分頻，從而即實(shí)現(xiàn)輸出的頻率信號(hào)Fouf為Fin'的2分 頻信號(hào)。而當(dāng)Cx為1時(shí)，高速與門227則相當(dāng)于一個(gè)通路，高速鎖存器326和高 速鎖存器428即實(shí)現(xiàn)串聯(lián)，同時(shí)，在下一級(jí)2/3高速可編程分頻器反饋輸入的 信號(hào)MODin的控制下，高速與門329、高速鎖存器428及高速鎖存器326構(gòu)成 的電路串聯(lián)上述高速與門121、高速鎖存器122及高速鎖存器223構(gòu)成的電路 即可共同實(shí)現(xiàn)Fout'為Fin'的3分頻信號(hào)。在該過(guò)程中，高速鎖存器428將反 饋控制信號(hào)MODout給上一級(jí)的2/3高速可編程分頻器。由于高速與門和高速鎖存器分別作為差分信號(hào)的負(fù)載，其對(duì)應(yīng)于差分信號(hào) 的負(fù)載是對(duì)稱的，從而即可減少共模干擾和工藝誤差，提高分頻器的抗干擾能 力，增強(qiáng)分頻器自身電路的穩(wěn)定性。信號(hào)輸入轉(zhuǎn)換模塊125則用于將輸入的單端頻率信號(hào)Fin'轉(zhuǎn)換為差分信號(hào) 后，提供給分頻器內(nèi)各高速鎖存器；信號(hào)輸入轉(zhuǎn)換模塊2210則用于將單端控制 信號(hào)Cx轉(zhuǎn)換為差分信號(hào)后提供給高速與門227;信號(hào)輸出轉(zhuǎn)換模塊24則用于 將分頻后的差分頻率信號(hào)轉(zhuǎn)換為單端頻率信號(hào)后輸出至下一級(jí)可編程分頻器。在本發(fā)明實(shí)施例中，當(dāng)圖2所示的2/3高速可編程分頻器處于上述分頻器 集成電路的最末一級(jí)時(shí)，所述信號(hào)MODin即為電平為"1"的恒電壓信號(hào)，所 述2/3高速可編程分頻器則還要包括一個(gè)用于對(duì)所述信號(hào)MODin進(jìn)行轉(zhuǎn)換的信 號(hào)輸入轉(zhuǎn)換模塊3 (圖中為示出)。本發(fā)明實(shí)施例通過(guò)由相互物理獨(dú)立的高速與門和高速鎖存器分別實(shí)現(xiàn)分頻 器中的數(shù)字邏輯處理和分頻處理，高速與門和高速鎖存器各自獨(dú)立地作為差分 信號(hào)的負(fù)載，即可實(shí)現(xiàn)差分信號(hào)的負(fù)載對(duì)稱，從而可以減少分頻器內(nèi)的共模干 擾和工藝誤差，便于分頻器內(nèi)的電路直接進(jìn)行共模耦合，使分頻器自身電路的 穩(wěn)定性得到增強(qiáng)。以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā) 明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明 的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種高速可編程分頻器，其特征在于，所述分頻器包括高速與門和高速鎖存器，所述高速與門用于對(duì)所述高速鎖存器輸出的數(shù)據(jù)信號(hào)和/或外部控制信號(hào)進(jìn)行邏輯與處理，所述高速鎖存器在所述高速與門輸出信號(hào)的控制下用于對(duì)頻率信號(hào)進(jìn)行分頻，所述高速與門與所述高速鎖存器物理獨(dú)立。
2、 如權(quán)利要求1所述的高速可編程分頻器，其特征在于，所述分頻器為 2/3高速可編程分頻器。
3、 如權(quán)利要求2所述的高速可編程分頻器，其特征在于，所述高速與門的 個(gè)數(shù)為3個(gè)，所述高速鎖存器的個(gè)數(shù)為4個(gè)。
4、 權(quán)利要求1所述的高速可編程分頻器，其特征在于，所述分頻器還包括塊，以及用于將分頻處理后的差分頻率信號(hào)轉(zhuǎn)換為單端頻率信號(hào)的信號(hào)輸出轉(zhuǎn)換模塊。
5、 一種包含權(quán)利要求1所述的高速可編程分頻器的分頻器集成電路。
全文摘要
本發(fā)明適用于數(shù)字電路設(shè)計(jì)領(lǐng)域，提供了一種高速可編程分頻器及分頻器集成電路，所述分頻器包括高速與門和高速鎖存器，所述高速與門用于對(duì)所述高速鎖存器輸出的數(shù)據(jù)信號(hào)和/或外部控制信號(hào)進(jìn)行與邏輯處理，所述高速鎖存器在所述高速與門輸出信號(hào)的控制下用于對(duì)頻率信號(hào)進(jìn)行分頻，所述高速與門與所述高速鎖存器物理獨(dú)立。本發(fā)明通過(guò)由相互物理獨(dú)立的高速與門和高速鎖存器分別實(shí)現(xiàn)分頻器中的數(shù)字邏輯處理和分頻處理，高速與門和高速鎖存器各自獨(dú)立地作為差分信號(hào)的負(fù)載，即可實(shí)現(xiàn)差分信號(hào)的負(fù)載對(duì)稱，從而可以減少分頻器內(nèi)的共模干擾和工藝誤差，使分頻器自身電路的穩(wěn)定性得到增強(qiáng)。
文檔編號(hào)H03L7/18GK101330288SQ200810045700
公開(kāi)日2008年12月24日 申請(qǐng)日期2008年7月31日 優(yōu)先權(quán)日2008年7月31日
發(fā)明者俊 唐 申請(qǐng)人:成都國(guó)騰電子技術(shù)股份有限公司