專利名稱:半導(dǎo)體成像器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有以矩陣狀圖案設(shè)置的多個像素的半導(dǎo)體成像器件。
背景技術(shù)：
通常，半導(dǎo)體成像元件大致分為CCD圖像傳感器和CMOS圖像傳感器。作為CMOS圖像傳感器的一種，有一種包括四個晶體管(Tr)和一個光電二極管(PD)的4Tr+1PD式4Tr-APS(有源像素傳感器)，該傳感器形成單個像素。
圖24A和24B示出構(gòu)成4Tr-APS的像素的結(jié)構(gòu)。
如圖24A和圖24B所示，在4Tr-APS中，光電二極管(PD)通過NP結(jié)將接收到的光進行光電轉(zhuǎn)換并將所產(chǎn)生的信號電荷(電子)積聚在n型擴散層中。浮動擴散(FD)層構(gòu)成用于將PD轉(zhuǎn)移來的信號電荷轉(zhuǎn)變?yōu)殡妷旱碾娙荨＾D(zhuǎn)移柵晶體管(TG-Tr)控制信號電荷從光電二極管(PD)到浮動擴散(FD)層的轉(zhuǎn)移。復(fù)位晶體管(RS-Tr)將FD的電壓復(fù)位為復(fù)位電壓Vr。源極跟隨器晶體管(SF-Tr)輸出與FD的電壓(隨信號電荷變化)一致的信號電壓。選擇晶體管(SL-Tr)選擇像素所屬的行。
如圖24A所示，在每個像素中，沿行方向分別并排設(shè)置TG線、RS線、SL線，其中TG線連接到TG-Tr的柵極，RS線連接到RS-Tr的柵極，SL線連接到SL-Tr的柵極；而沿列方向分別并列設(shè)置Vr線、SG線，其中Vr線用于提供復(fù)位電壓Vr，連接到SF-Tr的源極的SG線用于讀出信號電壓。由TG、SL以及RS線選擇每行的每個像素來讀出信號電壓。
圖25示出4Tr-APS的操作時序?qū)嵗?br> 當(dāng)選擇行時(導(dǎo)通SL-Tr)，首先導(dǎo)通RST-Tr而保持?jǐn)嚅_TG-Tr，然后復(fù)位FD，并讀出作為噪聲(N)的與FD的電壓一致的信號電壓。接著，在切換TG-Tr的導(dǎo)通/斷開狀態(tài)之后，信號電荷從PD轉(zhuǎn)移到FD。在FD中，電壓有一定程度的下降，下降程度與從PD轉(zhuǎn)移的信號電荷相對應(yīng)，并且從SF-Tr輸出作為信號(S)的與該電壓一致的信號電壓。
目前，隨著在相鄰像素之間共享元件的方案的提出，4Tr-APS(有源像素傳感器)小型化/微型化的需求也上升。
例如，專利文獻1公開在2×2相鄰PD與2×4PD之間共享信號電壓讀出單元(由SF-Tr、RS-Tr以及SL-Tr構(gòu)成)的技術(shù)。
此外，專利文獻2公開在沿列方向的兩個PD之間共享信號電壓讀出單元的技術(shù)和在沿列方向的四個PD之間共享信號電壓讀出單元的技術(shù)，具體地，在上述后一情況下，沿列方向相鄰的四個PD(PD1至PD4)以如下的順序設(shè)置PD1/FD1/PD2/信號電壓讀出單元/PD3/FD2、PD4。
日本特開NO.2000-232216[專利文獻2]日本特開NO.2001-298177然而，上述傳統(tǒng)的技術(shù)存在以下描述的嚴(yán)重問題。
在專利文獻1的情況下，由于用于各PD的信號電壓讀出單元的晶體管設(shè)置在沿列方向相鄰PD之間以及沿行方向相鄰PD之間，這些晶體管占據(jù)了像素陣列的較大面積。因而，在這種情況，4Tr-APS不能被充分地小型化/微型化。
因此，期望出現(xiàn)一種沿列方向相鄰的四個PD之間共享信號電壓讀出單元的技術(shù)。然而，在專利文獻2的情況下，首先，根據(jù)在沿列方向的兩個PD之間共享信號電壓讀出單元的技術(shù)不能獲得充分的小型化。此外，使用沿列方向的四個PD之間共享信號電壓讀出單元的技術(shù)，雖然不必在沿行方向相鄰的PD之間設(shè)置信號電壓讀出單元的晶體管，但是就像素陣列而言可能會存在PD設(shè)置不均勻的部分。在這種情況，由于各PD可能具有不同的光接收狀態(tài)，因而使正確的成像操作變得困難。此外，由于信號電壓讀出單元設(shè)置在相鄰的PD之間，必然導(dǎo)致由信號電壓讀出單元占據(jù)的面積要減小，因此可能發(fā)生信號電壓變化的問題。

發(fā)明內(nèi)容鑒于上述問題，本發(fā)明的目的是提供小型的和高可靠性的半導(dǎo)體成像器件，其中通過采用在四個光電轉(zhuǎn)換單元之間共享信號電壓讀出單元的設(shè)置使器件小型化/微型化，并通過以盡可能均勻的間隔設(shè)置各光電轉(zhuǎn)換單元來抑制信號電壓變化，從而實現(xiàn)高度精確的讀出操作。
根據(jù)本發(fā)明的的一種方案，半導(dǎo)體成像器件具有以矩陣狀圖案設(shè)置的多個像素，每個像素包括光電轉(zhuǎn)換單元，用于將接收到的光轉(zhuǎn)換為信號電荷；信號電壓轉(zhuǎn)換單元，用于將所述信號電荷轉(zhuǎn)換為電壓；第一晶體管，用于控制所述信號電荷從所述光電轉(zhuǎn)換單元到所述信號電壓轉(zhuǎn)換單元的轉(zhuǎn)移；以及信號電壓讀出單元，其具有第二晶體管，用于將所述信號電壓轉(zhuǎn)換單元的電壓調(diào)節(jié)為第二復(fù)位電壓；第三晶體管，用于輸出與所述信號電壓轉(zhuǎn)換單元的電壓一致的信號電壓；以及第四晶體管，用于選擇所述像素所屬的行，其中沿列方向排列的四個所述光電轉(zhuǎn)換單元共享所述信號電壓讀出單元，上述元件的設(shè)置順序為光電轉(zhuǎn)換單元/信號電壓轉(zhuǎn)換單元和兩個第一晶體管/光電轉(zhuǎn)換單元/第三晶體管和第四晶體管/光電轉(zhuǎn)換單元/信號電壓轉(zhuǎn)換單元和兩個第一晶體管/光電轉(zhuǎn)換單元/第二晶體管。
根據(jù)本發(fā)明的另一方案，半導(dǎo)體成像器件具有以矩陣狀圖案設(shè)置的多個像素，每個像素包括光電轉(zhuǎn)換單元，用于將接收到的光轉(zhuǎn)換為信號電荷；信號電壓轉(zhuǎn)換單元，用于將所述信號電荷轉(zhuǎn)換為電壓；第一晶體管，用于控制所述信號電荷從所述光電轉(zhuǎn)換單元到所述信號電壓轉(zhuǎn)換單元的轉(zhuǎn)移；以及信號電壓讀出單元，其具有第二晶體管，用于將所述信號電壓轉(zhuǎn)換單元的電壓調(diào)節(jié)為第二復(fù)位電壓；第三晶體管，用于輸出與所述信號電壓轉(zhuǎn)換單元的電壓一致的信號電壓；以及第四晶體管，用于選擇所述像素所屬的行，其中沿列方向排列的四個光電轉(zhuǎn)換單元共享所述信號電壓讀出單元，上述元件的設(shè)置順序為光電轉(zhuǎn)換單元/信號電壓轉(zhuǎn)換單元和兩個第一晶體管/光電轉(zhuǎn)換單元/第二晶體管/光電轉(zhuǎn)換單元/信號電壓轉(zhuǎn)換單元和兩個第一晶體管/光電轉(zhuǎn)換單元/第三晶體管和第四晶體管。
圖1為示出根據(jù)第一實施例的CMOS圖像傳感器的基本結(jié)構(gòu)的示意 圖2為示出圖1的傳感器單元詳細(xì)設(shè)置的示意平面圖；圖3為示出兩個傳感器單元的示意圖；圖4為示出四個傳感器單元詳細(xì)設(shè)置的示意平面圖；圖5A和圖5B為示出像素陣列的光接收狀態(tài)的示意圖；圖6為示出第二層布線層在圖2所示傳感器單元上的形成方式的示意平面圖；圖7為圖6所示傳感器單元的等效電路；圖8為示出第二層布線層在圖4所示的四個傳感器單元上的形成方式的示意平面圖；圖9為示出簡化形式的第二層布線層設(shè)置的示意平面圖；圖10A至10D為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法的按照工藝順序的示意截面圖；圖11A至11D為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法在圖10A至10D之后的按照工藝順序的示意截面圖；圖12A至12D為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法在圖11A至11D之后的按照工藝順序的示意截面圖；圖13A至13B為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法在圖11A至11D之后的按照工藝順序的示意截面圖；圖14A至14D為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法在圖12A至12D和圖13A至13B之后的按照工藝順序的示意截面圖；圖15A至15D為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法在圖14A至14D之后的按照工藝順序的示意截面圖；圖16A至16D為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法在圖15A至15D之后的按照工藝順序的示意截面圖；圖17A至17D為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法在圖16A至16D之后的按照工藝順序的示意截面圖；圖18A至18B為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法在圖17A至17D之后的按照工藝順序的示意截面圖；圖19為示出根據(jù)本實施例的CMOS圖像傳感器的制造方法在圖18A至18B之后的按照工藝順序的示意截面 圖20為示出第二層布線層在根據(jù)變化例1的CMOS圖像傳感器的傳感器單元上的形成方式的示意平面圖；圖21為根據(jù)變化例2的CMOS圖像傳感器中的傳感器單元的等效電路圖；圖22A和22B為示出根據(jù)第二實施例的CMOS圖像傳感器的示意平面圖；圖23A和23B為示出第二層布線層在根據(jù)第二實施例的傳感器單元上的形成方式的示意平面圖；圖24A和24B為示出構(gòu)成傳統(tǒng)4Tr-APS的像素的設(shè)置的示意圖；圖25示出傳統(tǒng)4Tr-APS操作時序的實例的特性圖。
具體實施方式本發(fā)明的基本主旨作為努力以近似均勻的間隔設(shè)置各PD而確保由信號電壓讀出單元占據(jù)的一定數(shù)量的面積的結(jié)果，本發(fā)明的發(fā)明人構(gòu)思了如下的技術(shù)方案在相鄰的PD之間適當(dāng)?shù)胤峙錁?gòu)成信號電壓讀出單元的SF-Tr、RS-Tr以及SL-Tr。
具體地，在沿列方向排列的四個PD(PD1至PD4)共享信號電壓讀出單元的設(shè)置中，各元件設(shè)置為如下的順序PD1/FD1和TG-Tr1、2/PD2/SF-Tr和SL-Tr/PD3/FD2和TG-Tr3、4/PD4/RS-Tr。
可選地，各元件設(shè)置為如下順序PD1/FD1和TG-Tr1、2/PD2/RS-Tr/PD3/FD2和TG-Tr3、4/PD4/SF-Tr和SL-Tr。
當(dāng)以矩陣狀圖案設(shè)置多個PD時，通過按照如上所述的方式設(shè)置各元件，將“FD和兩個TG-Tr”或“信號電壓讀出單元的構(gòu)成元件”插入沿列方向設(shè)置的所有相鄰PD之間。換言之，以盡可能均勻的間隔設(shè)置各PD。通過采用這種設(shè)置方式，可以使各PD的光接收狀況變得均勻一致，從而能夠進行正確的成像操作。此外，由于信號電壓讀出單元的各構(gòu)成元件被適當(dāng)?shù)胤譃閮山M，與信號電壓讀出單元的各構(gòu)成元件集成在單個位置的情況相比各構(gòu)成元件占據(jù)的面積較大。因而，可以抑制信號電壓變化。
應(yīng)用本發(fā)明的具體實施例以下參照附圖詳細(xì)描述應(yīng)用本發(fā)明的具體實施例。
第一實施例(CMOS圖像傳感器的概要構(gòu)成)圖1為示出根據(jù)第一實施例的CMOS圖像傳感器(包括沿列方向排列的四個PD的傳感器單元，以下將其簡稱為傳感器單元)的基本結(jié)構(gòu)示意圖。圖2為詳細(xì)示出圖1的傳感器單元的設(shè)置的示意平面圖。圖3為示出兩個傳感器單元的示意圖，圖4詳細(xì)示出四個傳感器單元(虛線內(nèi)部區(qū)域?qū)?yīng)于單個傳感器單元)的設(shè)置的示意平面圖。此處，作為傳感器單元的基本結(jié)構(gòu)，圖2和圖4示出第一層布線層各晶體管的柵極上的形成方式。
如圖1和圖2所示，本實施例的傳感器單元的基本結(jié)構(gòu)由沿列方向排列的光電二極管PD1至PD4構(gòu)成，晶體管結(jié)構(gòu)T1設(shè)置在PD1與PD2之間，晶體管結(jié)構(gòu)T2設(shè)置在PD2與PD3之間，晶體管結(jié)構(gòu)T3設(shè)置在PD3與PD4之間，以及晶體管結(jié)構(gòu)T4設(shè)置為與PD4相鄰(在PD4與下一級傳感器單元的PD1之間)。
在PD1至PD4上形成這些PD的屏蔽擴散層(shield diffused layer)SD。
晶體管結(jié)構(gòu)T1由FD1、TG-Tr1以及TG-Tr2構(gòu)成。此處，TG-Tr1的柵極表示為TG-G1，作為第一層布線層的一部分的(連接到TG-Tr1的TG-G1的)TG線表示為TG線1。此外，TG-Tr2的柵極表示為TG-G2，作為第一層布線層的一部分的(連接到TG-Tr2的TG-G2的)TG線表示為TG線2。TG-G1與TG線1通過塞P1連接。TG-G2與TG線2通過塞P2連接。FD1通過塞P5連接到作為第一層布線層的一部分的布線W1。
同樣地，晶體管結(jié)構(gòu)T3由FD2、TG-Tr3以及TG-Tr4構(gòu)成。此處，TG-Tr3的柵極表示為TG-G3，作為第一層布線層的一部分的(連接到TG-Tr3的TG-G3的)TG線表示為TG線3。此外，TG-Tr4的柵極表示為TG-G4，作為第一層布線層的一部分的(連接到TG-Tr4的TG-G4的)TG線表示為TG線4。TG-G3與TG線3通過塞P3連接。TG-G4與TG線4通過塞P4連接。FD2通過塞P6連接到作為第一層布線層的一部分的布線W2。
晶體管結(jié)構(gòu)T2由SF-Tr和SL-Tr構(gòu)成。
此處，SF-Tr的柵極和漏極分別表示為SF-G和SF-D。SF-G通過塞P7連接到作為第一層布線層的一部分的布線W3。SF-D通過塞P8連接到與下文所述Vr1線(第二層布線層的一部分)相連的布線W4。
此外，SL-Tr的柵極和源極分別表示為SL-G和SL-S。SL-G通過塞P9連接到作為第一層布線層的一部分的SL線。作為第一層布線層的一部分的布線SL-S通過塞P10連接到與下文所述的SG線(第二層布線層的一部分)相連的布線W5。
晶體管結(jié)構(gòu)T4由RS-Tr構(gòu)成。
此處，RS-Tr的柵極、源極和漏極分別表示為RS-G、RS-S和RS-D。RS-G通過塞P11連接到作為第一層布線層的一部分的RS線。RS-S通過塞P12連接到作為第一層布線層的一部分的布線W6。作為第一層布線層的一部分的RS-D通過塞P13連接到施加復(fù)位電壓Vr2的Vr2線，換言之，該傳感器單元中的設(shè)置順序為PD1/FD1，TG-Tr1、2/PD2/SF-Tr，SL-Tr/PD3/FD2以及TG-Tr3、4/PD4/RS-Tr。
如上所述，在本實施例的CMOS圖像傳感器的傳感器單元中，構(gòu)成信號電壓讀出單元的SF-Tr、RS-Tr以及SL-Tr被適當(dāng)?shù)胤峙浜驮O(shè)置為兩組，即晶體管結(jié)構(gòu)T2(SF-Tr和SL-Tr)和晶體管結(jié)構(gòu)T4(RS-Tr)，并適當(dāng)?shù)卦O(shè)置晶體管結(jié)構(gòu)T1和T3。換言之，各PD具有在其相鄰的PD的上、下邊界之間插入的晶體管結(jié)構(gòu)。因此，例如參照如圖3和圖4所示的排列的四個傳感器單元，在沿列方向排列的兩個傳感器單元中，晶體管結(jié)構(gòu)T4設(shè)置在一個傳感器單元的PD4與另一個傳感器單元的PD1之間，從而以盡可能均勻的間隔設(shè)置八個PD。因而，對于以矩陣狀圖案設(shè)置多個PD的整個像素陣列而言，能夠?qū)崿F(xiàn)以盡可能均勻的間隔設(shè)置全部PD的設(shè)置方式。
根據(jù)上述設(shè)置方式，當(dāng)根據(jù)間距為2.25μm的0.18μm的規(guī)則布局CMOS圖像傳感器的各像素時，構(gòu)成信號電壓讀出單元的各晶體管可以設(shè)置為以下的布局。此處，L是各晶體管柵極的柵長，W是柵寬。
SF-TrL/W＝0.50μm/0.22μmSL-TrL/W＝0.34μm/0.22μmRS-TrL/W＝0.34μm/0.22μm如上所述，本實施例的CMOS圖像傳感器的傳感器單元能夠具有一種布局，其中與構(gòu)成信號電壓讀出單元的晶體管結(jié)構(gòu)T1至T4集成在單個位置的情況(例如專利文獻2中的情況)相比，各晶體管結(jié)構(gòu)的尺寸可以較大，從而能夠讀出各像素中具有微小變化的信號電荷。
此外，在本實施例中，由于通常的像素陣列的形狀橫向尺寸較長，各PD形成為橫向尺寸較長的形狀，例如垂直尺寸約為1.0μm、橫向尺寸約為1.8μm的形狀。通過以這種方式形成橫向尺寸較長的形狀的各PD，能夠獲得如下的突出優(yōu)點。
圖5A示出像素陣列的簡化平面示意圖，圖5B示出在圖5A的像素陣列的端部位置設(shè)置的PD的光接收狀態(tài)的截面圖。
如圖5B所示，由于位于縱向(列)端部位置的PD12(如圖5A中的圓A所示)距離像素陣列11的中心部位相對較近，穿過位于上層的布線13的光(虛線所示)的斜入射角θ1比較小，因而位于縱向(列)端部位置的PD12即使其寬度狹窄也能夠充分接收到光。另一方面，由于位于橫向(行)端部位置的PD12(如圖5A中的圓B所示)距離像素陣列11的中心部位相對較遠(yuǎn)，穿過位于上層的布線13的光(實線所示)的斜入射角θ2比較大，因而為了實現(xiàn)充分的光接收位于橫向(行)端部位置的PD12需要具有較寬的寬度。換言之，期望形成橫向尺寸較長的PD以減小遮光(shading)。
在本實施例中，由于除了PD之外的像素構(gòu)成元件設(shè)置在PD的上下方向，PD能夠設(shè)置為橫向尺寸較長。因而可以實現(xiàn)構(gòu)成像素陣列的所有PD的充分的光接收，從而有助于減少遮光。
下面將描述傳感器單元的第二層布線層。
圖6為示出第二層布線層在圖2所示傳感器單元上的形成方式的示意平面圖，圖7為示出圖6的傳感器單元的等效電路。圖8為示出第二層布線層在圖4所示的四個傳感器單元(虛線內(nèi)部區(qū)域?qū)?yīng)于單個傳感器單元)上的形成方式的示意平面圖。
本實施例的傳感器單元具有Vr1線，其上施加復(fù)位電壓Vr1；SF-FD連接線，用于連接SF-Tr和FD1、2；以及SG線，用于輸出信號電荷，所設(shè)置的Vr1線、SF-FD連接線以及SG線為第二層布線層的構(gòu)成部件。
Vr1線通過塞P21連接到布線W4。因此，Vr1線連接到SF-Tr的SF-D。
該Vr1線沿列方向形成為具有大致相同寬度的帶狀形狀。
SF-FD連接線通過塞P22連接到布線W1、通過塞P23連接到布線W2、通過塞P24連接到布線W3、以及通過塞P25連接到布線W6。如上所述，布線W1通過塞P5連接到FD1，布線W2通過塞P6連接到FD2，布線W3通過塞P7連接到SF-G，以及布線W6通過塞P12連接到RS-S。因此，SF-FD連接線連接到FD1、2，SF-Tr的SF-G，以及RS-Tr的RS-S。
在頂視圖中，SF-FD連接線與PD2到PD4部分重疊，即與構(gòu)成傳感器單元的PD1至PD4之間的相鄰元件以及TG線1到TG線4部分重疊，而在頂視圖中SF-FD連接線與PD1不重疊。
SG線通過塞P26連接到布線W5。因此，SG線連接到SL-Tr的SL-S。
SG線具有朝向PD1的突起14，因此在頂視圖中SG線與PD1部分重疊。
如圖6和圖9所示，在本實施例中，在傳感器單元中Vr1線、SF-FD連接線以及SG線依次并行排列并且均沿列方向延伸，并且Vr1線與SF-FD連接線之間的間距比SF-FD連接線與SG線之間的間距大。換言之，在沿行方向相鄰的兩個傳感器單元之間，SF-FD連接線、SG線以及Vr1線按順序設(shè)置，以使得彼此最接近。
如果SF-FD連接線與Vr1線最靠近，則連接SF-Tr和FD1、2的SF-FD連接線的電容量增加，結(jié)果像素靈敏度(pixel sensitivity)下降。因而，在本實施例中，在沿行方向相鄰的兩個傳感器單元之間的SF-FD連接線與Vr1線之間設(shè)置SG線。由于在讀出信號電荷時SG線上的電壓沿與SF-FD連接線相同的方向變化，因此對SF-Tr與FD1、2之間的電容量(capacitance)影響甚微。特別地，在最頂層FD1到最底層RS-Tr的RS-S具有較長距離的結(jié)構(gòu)(例如本實施例中的傳感器單元)的情況下，以上述順序設(shè)置的各布線對增加像素靈敏度十分有效。
此外，如上所述，本發(fā)明實施例采用如下設(shè)置將復(fù)位電壓Vr1和復(fù)位電壓Vr2分別施加到SF-D電極和RS-D。圖7清楚地示出該設(shè)置。此處，虛線(1)和虛線(2)分別示出復(fù)位電壓Vr1的Vr1線如何連接到SF-D和復(fù)位電壓Vr2的Vr2線如何連接到RS-D。通過該設(shè)置，可以將不同的電壓施加到Vr1和Vr2。例如，通過設(shè)置Vr1＜Vr2，由于SF-D的Vr1較低，因此可以抑制SF-Tr的特性變化(由短溝道效應(yīng)所導(dǎo)致)的影響。同時，由于向FD1、2施加高于Vr1的Vr2，因此當(dāng)轉(zhuǎn)移信號電荷時可以得到理想的轉(zhuǎn)移效率。
此外，通過將SF-Tr的柵長設(shè)置為比RST-Tr的柵長長(與本實施例相同)，或?qū)F-Tr的溝道雜質(zhì)濃度設(shè)置為比RST-Tr的溝道雜質(zhì)濃度高，能夠?qū)F-Tr的閾值電壓(Vth)設(shè)置為充分高于RST-Tr的閾值電壓，則即使Vr2與Vr1之間的差值(Vr2-Vr1)增加，也能夠使SF-Tr的源極跟隨器在讀出時正確工作。
(CMOS圖像傳感器的制造方法)以下將描述根據(jù)本實施例的CMOS圖像傳感器的制造方法。在本實施例中，將針對在外圍電路中包括NMOS晶體管的傳感器單元進行描述。
圖10A-10D至圖12A-12D以及圖14A-14D至圖19示出根據(jù)本實施例的CMOS圖像傳感器的制造方法的按照工藝順序的示意截面圖，圖13A和圖13B示出CMOS圖像傳感器的一個工藝(圖13A示出沿行方向相鄰的PD的示意平面圖，而圖13B是沿圖13A中的虛線IV-IV的示意截面圖)。
此處，在圖10A-10D至圖12A-12D以及圖14A-14D至圖17A-17D的各示意圖中，A示出外圍電路中NMOS晶體管的截面，B示出沿圖2的虛線I-I的截面，C示出沿圖2的虛線II-II的截面，以及D示出沿圖2的虛線III-III的截面。在圖18A和18B中，圖18A對應(yīng)于沿圖2的虛線I-I的截面，圖18B對應(yīng)于沿圖2的虛線II-II的截面。圖19對應(yīng)于沿圖2的虛線I-I的截面。
此外，在圖10A-10D至圖19的各附圖中，“-外圍-”表示在外圍電路中的NMOS晶體管(下文表示為外圍Tr)的形成區(qū)域，“-PD-”表示各PD的形成區(qū)域，“-Vr1-，-Vr2-”表示Vr1線和Vr2線的形成區(qū)域，“-FD-”表示FD1(同F(xiàn)D2)的形成區(qū)域，“-SF-”表示SF-Tr的形成區(qū)域，“-選擇-”表示SL-Tr的形成區(qū)域，“-信號-”表示SG線的形成區(qū)域，以及“-RS-”表示RS-Tr的形成區(qū)域。
圖10A至10D首先，形成限定元件區(qū)域的STI(淺槽隔離)元件隔離結(jié)構(gòu)102。
具體地，將硅襯底101的元件隔離區(qū)域蝕刻為例如約400nm的深度以形成隔離溝道。然后，沉積絕緣體，此處該絕緣體為氧化硅(例如高密度等離子體一氧化硅(HDP-SiO))，從而掩埋隔離溝道，并且通過化學(xué)機械拋光(CMP)法進行表面拋光以形成STI元件隔離結(jié)構(gòu)102，該STI元件隔離結(jié)構(gòu)102具有填充有氧化硅的隔離溝道。
接著，在外圍Tr的形成區(qū)域上形成P型阱103和104。
具體地，形成抗蝕掩模(未示出)，以在外圍Tr的形成區(qū)域設(shè)置開口。在加速能量為300kev、劑量為3×1013/cm2以及注入角度(襯底表面相對法線的傾斜角)為0°的條件下，在該開口中離子注入P型雜質(zhì)(此處為硼離子(B+))以形成P型阱103。為了減小襯底電阻需要形成高濃度的P型阱103。
然后，在加速能量為30kev、劑量為5×1012/cm2以及注入角度為7°的條件下離子注入P型雜質(zhì)(此處為硼離子(B+))以形成P型阱104。通過灰化等工藝去除抗蝕掩模。
圖11A至11D然后，形成P型阱105和106。
具體地，首先形成抗蝕掩模(未示出)，以在圖11C和11D所示的各形成區(qū)域中設(shè)置開口。在加速能量為300kev、劑量為1×1013/cm2以及注入角度為0°的條件下，在該開口中離子注入P型雜質(zhì)(此處為硼離子(B+))以形成P型阱105。通過灰化等工藝去除抗蝕掩模。
接著，形成抗蝕掩模(未示出)，從而在圖11B中所示的各形成區(qū)域中設(shè)置開口，在加速能量為144kev、劑量為2×1012/cm2以及注入角度為7°的條件下，在該開口中離子注入P型雜質(zhì)(此處為硼離子(B+))以形成P型阱106。通過灰化等工藝去除抗蝕掩模。
圖12A-12D至圖13A-13B接著，形成P型阱107和PD 1至PD4(圖示的實例是PD1)。
具體地，形成抗蝕掩模(未示出)，以在圖12B所示的PD形成區(qū)域與STI元件隔離結(jié)構(gòu)102之間(針對圖12A-12D)以及在圖13B的沿行方向相鄰的PD之間(針對圖13A-13B)，在如圖12C和12D所示的各形成區(qū)域中設(shè)置開口。然后在加速能量為30kev、劑量為5×1012/cm2以及注入角度為7°的條件下，在該開口中離子注入P型雜質(zhì)(此處為硼離子(B+))以形成P型阱107。P型阱107有助于控制構(gòu)成信號電壓讀出單元的各晶體管的閾值。通過灰化等工藝去除抗蝕掩模。
此處，使用與形成P型阱104時使用的劑量大致相同的劑量進行形成P型阱107的離子注入。然而，由于信號電壓讀出單元的各晶體管使用與外圍電路的NMOS晶體管相比溝道寬度較窄的晶體管，因此通過使用與形成外圍Tr所使用的離子注入量不同的離子注入劑量形成P型阱107，可以不倚賴于外圍Tr而調(diào)節(jié)晶體管特性(Vt)。例如，當(dāng)通過STI法進行元件隔離時，由于溝道寬度較窄時晶體管特性(Vt)趨于下降，因此與外圍Tr使用的注入劑量相比P型阱107使用的注入劑量增加約1×1012/cm2。此外，在各PD與STI元件隔離結(jié)構(gòu)102之間的部分也可以形成P型阱107以提高該部分的P型雜質(zhì)濃度，從而增強各PD與STI元件隔離結(jié)構(gòu)102之間的隔離。
接著，形成抗蝕掩模(未示出)，從而在圖12B和13B所示的PD的形成區(qū)域中設(shè)置開口，然后進行如下三種類型的離子注入。首先，在加速能量為325kev、劑量為1×1012/cm2-3×1012/cm2以及注入角度為7°的條件下，離子注入N型雜質(zhì)(此處為磷離子(P+))。接著，在加速能量為207kev、劑量為1×1012/cm2-3×1012/cm2以及注入角度為7°的條件下，離子注入磷離子(P+)。然后，在加速能量為135kev、劑量為1×1012/cm2-3×1012/cm2以及注入角度為7°的條件下，離子注入磷離子(P+)。通過上述離子注入形成PD1至PD4(圖示的實例為PD1)。通過灰化等工藝去除抗蝕掩模。
圖14A至14D接著，形成外圍Tr、TG-Tr、SF-Tr、SL-Tr以及RS-Tr的各LDD區(qū)域111以及各PD的P+屏蔽區(qū)112。
具體地，首先對圖14A、14B、14C和14D所示的各形成區(qū)域的襯底表面進行例如800℃的熱氧化處理以形成膜厚約為8nm的柵極絕緣膜108。
接著，在包括圖14A、14B、14C和14D所示的各形成區(qū)域的整個襯底表面上通過例如CVD法沉積膜厚約為180nm的多晶硅膜(未示出)。
接著，在加速能量為20kev、劑量為4×1015/cm2以及注入角度為7°條件下，在多晶硅膜的整個表面上離子注入N型雜質(zhì)(此處為磷離子(P+))，隨后進行約60分鐘的退火工藝，從而使多晶硅膜變?yōu)镹+型。
然后，通過光刻和干蝕刻圖案化多晶硅膜。所形成的圖案的構(gòu)成如下外圍G，其為圖14A中外圍Tr的形成區(qū)域中外圍Tr的柵極；柵極TG-G，其位于圖14B的TG-Tr的形成區(qū)域中；柵極SF-G和SL-G，其位于圖14C的SF-Tr的形成區(qū)域中和SL-Tr的形成區(qū)域中；以及RS-G，其位于圖14D的RS-Tr的形成區(qū)域中。通過灰化等去除用于圖案化的抗蝕掩模。
接著，形成抗蝕掩模，以覆蓋各PD的形成區(qū)域并在圖14A、14B、14C和14D所示的各形成區(qū)域中設(shè)置開口。在加速能量為20kev、劑量為4×1013/cm2以及注入角度為0°的條件下，將N型雜質(zhì)(此處為磷離子(P+))離子注入到圖14A、14B、14C和14D所示的各形成區(qū)域中的每個電極的兩側(cè)，以在各區(qū)域中的電極兩側(cè)上形成LDD區(qū)域111。通過灰化等工藝去除抗蝕掩模。
接著，形成抗蝕掩模，以在各PD的形成區(qū)域中設(shè)置開口，在加速能量為10kev、劑量為1×1013/cm2-3×1013/cm2以及注入角度為7°的條件下，離子注入P型雜質(zhì)(此處為硼離子(B+))，以在各PD的表面層上形成P+屏蔽區(qū)域112。該P+屏蔽區(qū)112使各PD成為埋入結(jié)構(gòu)。
圖15A至15D接著，形成外圍Tr、TG-Tr、SF-Tr、SL-Tr以及RS-Tr的各連接區(qū)域113，側(cè)壁絕緣膜114以及HTO膜115。
具體地，首先形成抗蝕掩模(未示出)，以在圖15B的FD1(包括FD2)的形成區(qū)域以及在圖15C和15D的各形成區(qū)域的LDD區(qū)域111的STI元件隔離結(jié)構(gòu)102的端部分別設(shè)置開口。使用該掩模，在加速能量為15kev、劑量為2×1015/cm2的條件下，離子注入N型雜質(zhì)(此處為磷離子(P+))以形成各連接區(qū)域113。至此，分別完成圖15B的形成區(qū)域中的TG-Tr、圖15C的形成區(qū)域中的SF-Tr和SL-Tr以及圖15D的形成區(qū)域中的RS-Tr。通過灰化等工藝去除抗蝕掩模。
接著，在處理溫度約為750℃的條件下，在整個襯底表面上沉積膜厚約為100nm的氧化硅膜(即HTO膜)115。
然后，形成抗蝕掩模，從而在圖15A的形成區(qū)域中設(shè)置開口，并且使用該掩模，在圖15A的形成區(qū)域的整個表面上進行各向異性干蝕刻(回蝕刻)以形成側(cè)壁絕緣膜114，而僅保留圖15A的形成區(qū)域中外圍G的兩側(cè)上的HTO膜。此處，圖15B、15C和15D的各形成區(qū)域保持覆蓋有HTO膜115的原因是保護所述形成區(qū)域在下文所述的硅化工藝中不被硅化。通過灰化等工藝去除抗蝕掩模。
圖16A至16D接著，外圍Tr形成為硅化物結(jié)構(gòu)。
具體地，形成抗蝕掩模，從而在圖16A的形成區(qū)域設(shè)置開口，使用該抗蝕掩模，在加速能量為13kev、劑量為2×1015/cm2以及注入角度為7°的條件下，將N型雜質(zhì)(此處為磷離子(P+))離子注入到圖16A的各形成區(qū)域的外圍G的兩側(cè)，以形成一對SD區(qū)域116。此處，在圖16A的形成區(qū)域中完成外圍Tr。通過灰化等工藝去除抗蝕掩模。
接著，在使用氫氟酸(HF)處理圖16A的形成區(qū)域的硅表面之后，通過濺射沉積鈷(Co)膜，并且在例如溫度約為520℃的條件下通過快速熱退火(RTA)進行處理。通過RTA處理，硅與鈷(Co)發(fā)生反應(yīng)從而在外圍G和SD區(qū)域116上形成硅化鈷膜117。接著，通過濕蝕刻去除未反應(yīng)的鈷(Co)，例如在溫度約為840℃的條件下進行快速熱退火(RTA)處理。此處，由于圖16B、16C和16D的各形成區(qū)域保持覆蓋有HTO膜115，所以不會出現(xiàn)硅化。
圖17A至17D接著，形成用于連接第一層布線層的各塞P0、P1至P13(此處，只示出塞P5、P8、P10、P12、P13)。
具體地，首先在整個表面上層疊膜厚為約20nm的氧化硅膜(例如等離子體一氧化硅)和膜厚為約70nm的氮化硅膜(例如等離子體氮化硅)以形成絕緣膜118。
接著，形成抗蝕掩模(未示出)，從而在圖17B的PD1和TG-Tr中(FD1的一部分除外)設(shè)置開口，并且通過光刻和干蝕刻去除至少層間絕緣膜118的氮化硅膜。為了便于說明，圖17B示出抗蝕掩模的開口的絕緣膜118完全去除的狀態(tài)。
接著，在整個表面上沉積膜厚為約1000nm的氧化硅膜(此處為等離子體TEOS膜)以形成層間絕緣膜119。接著，通過CMP法拋光層間絕緣膜119的表面，以平坦化層間絕緣膜119的表面。
接著，形成抗蝕掩模(未示出)，從而部分暴露層間絕緣膜119的表面，所述層間絕緣膜119與圖17B的FD1的連接區(qū)域113、圖17C的SF-D的連接區(qū)域113和SL-S的連接區(qū)域113以及圖17D的RS-D和RS-S的各連接區(qū)域113對準(zhǔn)(aligned)。使用該抗蝕掩模，圖案化層間絕緣膜119、絕緣膜118以及HTO膜115以形成各接觸孔120，所述接觸孔120暴露圖17B的FD1的連接區(qū)域113的一部分、圖17C的SF-D的連接區(qū)域113和SL-S的連接區(qū)域113以及圖17D的RS-D和RS-S的各連接區(qū)域113。通過灰化等工藝去除該抗蝕掩模。
接著，形成抗蝕掩模(未示出)，從而在與圖17A中一對SD區(qū)域116分別對準(zhǔn)的層間絕緣膜119的部分表面中設(shè)置開口。使用該掩模，圖案化層間絕緣膜119與絕緣膜118，以形成各接觸孔121，所述接觸孔121暴露圖17A的一對SD區(qū)域的一部分。通過灰化等工藝去除該抗蝕掩模。
接著，通過濺射在整個表面上形成膜厚約為30nm/50nm的粘合膜(此處為Ti/TiN)(未示出)，從而覆蓋各接觸孔120和121的內(nèi)壁表面。之后，使用CVD法通過粘合膜在整個表面上沉積鎢(W)從而掩埋各接觸孔120和121。
然后，使用CMP法拋光所沉積的鎢，并使用層間絕緣膜119作為拋光停止膜。該拋光分別形成圖17B的接觸孔120中的鎢塞P5、圖17C的接觸孔120中的鎢塞P8和P10、圖17D的接觸孔120中的鎢塞P12和P13以及圖17A的接觸孔121中的鎢塞P14和P15。此處，鎢塞P1到P4、P6、P7、P9以及P11與鎢塞P5、P8、P10、P12以及P13同時形成。
圖18A和圖18B形成第一層布線層122和第二層布線層125等。
具體地，首先通過濺射按順序沉積Ti/TiN/Al/Ti/TiN(未示出)，其中各層膜厚分別約為30nm/50nm/400nm/5nm/50nm。
接著，通過光刻和干蝕刻圖案化Ti/TiN/Al/Ti/TiN以形成第一層布線層122。在圖示的實例中，在圖18A中示出第一層布線層122的如下部件連接至鎢塞P5的布線W1以及連接至鎢塞P1的TG-Tr1的TG線1(此外，還包括與圖中左端相鄰的傳感器單元的Vr2線)。在圖18B中示出連接至鎢塞P8的布線W4、連接至鎢塞P7的布線W3、連接至鎢塞P9的SL-Tr的SL線以及連接至鎢塞P10的布線W5。此外，第一層布線層122包括連接至鎢塞P2的TG-Tr2的TG線2、連接至鎢塞P6的布線W2、連接至鎢塞P3的布線TG-Tr3的TG線3、連接至鎢塞P4的TG-Tr4的TG線4、連接至鎢塞P11的RS-Tr的RS線、連接至鎢塞P12的布線W6以及連接至鎢塞P13的Vr2線。
接著，層疊膜厚約為750nm的氧化硅膜(例如HDP等離子體氧化膜)和膜厚約為1100nm的氧化硅膜(例如等離子體氧化膜)，從而覆蓋第一層布線層122以形成層間絕緣膜123。之后，利用CMP法拋光層間絕緣膜123的表面，以平坦化層間絕緣膜123的表面。
接著，形成抗蝕掩模(未示出)，從而部分暴露層間絕緣膜123的表面，所述層間絕緣膜123與圖18A的布線W1和圖18B的布線W4、W3以及W5對準(zhǔn)。使用該抗蝕掩模，圖案化層間絕緣膜123以形成各接觸孔124，所述接觸孔124部分暴露圖18A中的布線W1和圖18B中的布線W4、W3以及W5。通過灰化等工藝去除該抗蝕掩模。
接著，通過濺射在整個表面上形成膜厚約為30nm/50nm的粘合膜(此處為Ti/TiN)(未示出)，從而覆蓋各接觸孔124的內(nèi)壁表面。之后，使用CVD法通過該粘合膜在整個表面上沉積鎢，從而掩埋各接觸孔124。
然后，使用CMP法拋光所沉積的鎢，并使用層間絕緣膜123作為拋光停止膜。該拋光分別形成圖18A的接觸孔124中的鎢塞P22、圖18B的接觸孔124中的鎢塞P21、P24以及P26。此處，鎢塞P22至P23以及P25與鎢塞P21、P22、P24以及P26同時形成。
接著，通過濺射按順序沉積Ti/TiN/Al/Ti/TiN(未示出)，其中各層膜厚分別約為30nm/50nm/400nm/5nm/50nm。
接著，通過光刻和干蝕刻圖案化Ti/TiN/Al/Ti/TiN以形成第二層布線層125。第二層布線層125由沿列方向近似平行延伸的Vr1線、SF-FD連接線以及SG線構(gòu)成。在所示實例中，在圖18A中示出第二層布線層125的如下部件連接至鎢塞P22的SF-FD連接線和由塞P26連接的SG線。在圖18B中示出連接至鎢塞P21的Vr1線、連接鎢塞P24的SF-FD連接線以及連接至鎢塞P26的SG線。
接著，層疊膜厚約為750nm的氧化硅膜(例如HDP等離子體氧化膜)和膜厚約為1100nm的氧化硅膜(例如等離子體氧化膜)，從而覆蓋第二層布線層125以形成層間絕緣膜126。接著，使用CMP法拋光該層間絕緣膜126的表面，以平坦化層間絕緣膜126的表面。
之后，雖然未示出，但是在除了圖18A中形成區(qū)域之外的各形成區(qū)域上形成第三層布線層之后，在第三層布線層上形成與層間絕緣膜123和126相似的具有平坦化表面的層間絕緣膜127。
然后，通過等離子體CVD法在層間絕緣膜127上沉積氮化硅膜，從而形成覆蓋膜128。
圖19接著，形成濾色鏡(color filter)129和微透鏡130，從而完成包括傳感器單元的CMOS圖像傳感器。
具體地，在各PD1至PD4(圖示實例中即為PD1)對準(zhǔn)區(qū)域的覆蓋膜128上形成濾色鏡129之后，形成微透鏡130以將其組裝為攝像(camera)模塊。以上述方式，完成根據(jù)本實施例的包括傳感器單元的CMOS圖像傳感器。
如上所述，根據(jù)本實施例，通過使用在四個光電轉(zhuǎn)換單元之間共享信號電壓讀出單元的設(shè)置使器件小型化/微型化，并通過以盡可能均勻的間隔設(shè)置各PD1至PD4以抑制信號電壓變化而實現(xiàn)高度精確的讀出操作，能夠?qū)崿F(xiàn)小型化且高可靠性的CMOS成像器件。
現(xiàn)在，將描述第一實施例的幾種變化例。
(變化例1)變化例1采用與第一實施例中描述的CMOS圖像傳感器大致相同的設(shè)置，區(qū)別點在于第二層布線層中SF-FD連接線的形狀。
圖20示出第二層布線層在變化例1的CMOS圖像傳感器中的傳感器單元上的形成方式的示意平面圖。
與第一實施例相似，本變化例的傳感器單元包括Vr1線，其上施加復(fù)位電壓Vr1；SF-FD連接線，用于連接SF-Tr和FD1、2；以及SG線，用于輸出信號電荷，所述Vr1線、SF-FD連接線以及SG線設(shè)置為第二層布線層的部件。在沿行方向相鄰的傳感器單元之間按順序相鄰地設(shè)置SF-FD連接線、SG線以及Vr1線。
在該變化例中，SF-FD連接線延伸穿過PD1(在頂視圖中與PD1到PD4部分重疊)，因而SG線沒有突起。因此，在該傳感器單元中，形成具有相同寬度的Vr1線、SF-FD連接線以及SG線，從而橫穿PD1至PD4(具有相似的重疊區(qū)域)。
使用上述設(shè)置，除了第一實施例的效果之外，SF-FD連接線與線TG1、TG2、TG3以及TG4之間產(chǎn)生的容量完全相等。因而，當(dāng)讀出來自各PD(PD1到PD4)的信號電荷時，線TG1到TG4的導(dǎo)通/斷開的切換對FD-SF的影響完全相等，從而能夠防止在共享的四個PD之間產(chǎn)生信號電壓差。
(變化例2)變化例2采用與第一實施例所述CMOS圖像傳感器大致相同的設(shè)置，但區(qū)別點在于Vr1與Vr2連接。
圖21是變化例2的CMOS圖像傳感器中傳感器單元的等效電路圖。
在該變化例的傳感器單元中，作為第二層布線層的部件且沿列方向延伸的Vr1線通過鎢塞(未示出)電連接到Vr2線，其中Vr2線是第一層布線層的部件并沿行方向延伸。因而，為Vr1線和Vr2線施加相同的復(fù)位電壓(Vr1＝Vr2)。如果在Vr1線與Vr2線的所有交點均連接，則也能夠為設(shè)置為矩陣狀(網(wǎng)格狀方式)的所有像素施加相同的復(fù)位電壓。
使用上述設(shè)置，除了第一實施例的效果之外，還可以向設(shè)置為矩陣狀圖案的各像素非常穩(wěn)定地施加復(fù)位電壓。
接著，將描述第二實施例。本實施例采用與第一實施例所述的CMOS圖像傳感器大致相同的設(shè)置，而區(qū)別點在于構(gòu)成信號電壓讀出單元的各晶體管結(jié)構(gòu)的分布方式。
圖22A和22B為示出根據(jù)第二實施例的CMOS圖像傳感器的示意平面圖，其中圖22A為詳細(xì)示出傳感器單元的設(shè)置的示意平面圖，而圖22B為詳細(xì)示出四個傳感器單元(虛線內(nèi)部區(qū)域?qū)?yīng)于一個傳感器單元)的設(shè)置的示意平面圖。
如圖22A所示，本實施例的傳感器單元的基本結(jié)構(gòu)包括PD1到PD4，沿列方向排列；晶體管結(jié)構(gòu)T1，設(shè)置在PD1與PD2之間；晶體管結(jié)構(gòu)T4，設(shè)置在PD2與PD3之間；晶體管結(jié)構(gòu)T3，設(shè)置在PD3與PD4之間；以及晶體管結(jié)構(gòu)T2，與PD4相鄰設(shè)置(在PD4與下一級的傳感器單元的PD1之間)。
換言之，該傳感器單元的設(shè)置順序為PD1/FD1，TG-Tr1、2/PD2/RS-Tr/PD3/FD2，TG-Tr3、4/PD4/SF-Tr以及SL-Tr。
如上所述，在本實施例的CMOS圖像傳感器中的傳感器單元中，將構(gòu)成信號電壓讀出單元的SF-Tr、RS-Tr以及SL-Tr適當(dāng)?shù)胤峙浜驮O(shè)置為兩組，即晶體管結(jié)構(gòu)T4(RS-Tr)和晶體管結(jié)構(gòu)T2(SF-Tr和SL-Tr)，并適當(dāng)?shù)卦O(shè)置晶體管結(jié)構(gòu)T1和T3。換言之，各PD具有在相鄰PD的上、下邊界之間插入晶體管的結(jié)構(gòu)。因此，例如參照如圖22B所示的排列的四個傳感器單元，在沿列方向排列的兩個傳感器單元中，晶體管結(jié)構(gòu)T2設(shè)置在一個傳感器的PD4與另一個傳感器單元的PD1之間，從而以盡可能均勻的間隔設(shè)置八個PD。因而，對于以矩陣狀圖案設(shè)置的具有多個PD的整個像素陣列而言，能夠?qū)崿F(xiàn)以盡可能均勻的間隔設(shè)置全部PD的設(shè)置方式。
如上所述，在本實施例的CMOS圖像傳感器中的傳感器單元能夠具有一種布局，其中與構(gòu)成信號電壓讀出單元的晶體管結(jié)構(gòu)T1至T4集成在單個位置的情況(例如專利文獻2中的情況)相比，各晶體管結(jié)構(gòu)的尺寸可以較大，從而能夠讀出各像素中具有微小變化的信號電荷。
圖23A和23B為示出第二層布線層在第二實施例的傳感器單元上的形成方式的示意平面圖，其中圖23A為詳細(xì)示出傳感器單元的設(shè)置的示意平面圖，圖23B為詳細(xì)示出四個傳感器單元(虛線內(nèi)部區(qū)域?qū)?yīng)于一個傳感器單元)的示意平面圖。
本實施例的傳感器單元具有Vr1線，其上施加復(fù)位電壓Vr1；SF-FD連接線，用于連接SF-Tr和FD1、2；以及SG線，用于輸出信號電荷，所設(shè)置的Vr1線、SF-FD連接線以及SG為第二層布線層的部件。
Vr1線通過塞P21連接到布線W4。因此，Vr1線連接到SF-Tr的SF-D。
該Vr1線沿列方向形成為具有大致相同寬度的帶狀形狀。
SF-FD連接線通過塞P22連接到布線W1，通過塞P23連接到布線W2，通過塞P24連接到布線W3，以及通過塞25連接到W6。如上所述，布線W1通過塞P5連接到FD1，布線W2通過塞P6連接到FD2，布線W3通過塞P7連接到SF-G，以及布線W6通過塞P12連接到RS-S。因此，SF-FD連接線連接到FD1、2，SF-Tr的SF-G，以及RS-Tr的RS-S。
在頂視圖中，SF-FD連接線與PD2到PD4部分重疊，即與構(gòu)成傳感器單元的PD1到PD4之間的相鄰元件以及TG線1到TG線4部分重疊，而在頂視圖中SF-FD連接線與PD1不重疊。
SG線通過塞P26連接到布線W5。因此，SG線連接到SL-Tr的SL-S線。
SG線具有朝向PD1的突起14，因此在頂視圖中SG線與PD1部分重疊。
如上所述，根據(jù)本實施例，通過使用在四個光電轉(zhuǎn)換單元之間共享信號電壓讀出單元的設(shè)置使器件小型化/微型化，并通過以盡可能均勻的間隔設(shè)置各PD1至PD4以抑制信號電壓變化而實現(xiàn)高度精確的讀出操作，能夠?qū)崿F(xiàn)小型化且高可靠性的CMOS成像器件。
至此，已經(jīng)參照實施例描述本發(fā)明，然而本發(fā)明并不限于上述實施例。
例如，雖然在該第一和第二實施例中說明了如圖7的晶體管結(jié)構(gòu)T2的如下結(jié)構(gòu)順序連接Vr1線、SF-Tr、SL-Tr、SG線，但是也可以使用如下結(jié)構(gòu)順序連接Vr1線、SL-Tr、SF-Tr、SG線(SF-Tr和SL-Tr交換)。這種情況也使得能夠由SL-Tr進行行選擇，并且以盡可能均勻的間隔設(shè)置各PD1至PD4的效果保持不變。
此外，例如，讀出信號時通過改變選擇的行與非選擇的行之間的FD電壓省略SL-Tr的方法是公知的(參見圖像信息與電視工程學(xué)會技術(shù)報告第29卷第24號第21-24頁的題為“使用a-Si濾色鏡的2μm單元/MOS圖像傳感器”的文獻(“2μm cell/MOS image sensor using a-Si color filter”，The Instituteof Image Information and Television Engineers，Technical Report Vol.29，No.24，PP.21-24))。而且在未使用SL-Tr的像素結(jié)構(gòu)的情況，如果晶體管結(jié)構(gòu)T2設(shè)置為只包括SF-Tr，則與第一和第二實施例相同，以盡可能均勻的間隔設(shè)置PD1至PD4的效果能夠保持不變。
根據(jù)本發(fā)明，通過使用在四個光電轉(zhuǎn)換單元之間共享信號電壓讀出單元的設(shè)置使器件小型化/微型化，并通過以盡可能均勻的間隔設(shè)置各PD1至PD4以抑制信號電壓變化而實現(xiàn)高度精確的讀出操作，能夠提供小型化且高可靠性的CMOS成像器件。
權(quán)利要求
1.一種半導(dǎo)體成像器件，具有以矩陣狀圖案設(shè)置的多個像素，每個所述像素包括光電轉(zhuǎn)換單元，用于將接收到的光轉(zhuǎn)換為信號電荷；信號電壓轉(zhuǎn)換單元，用于將所述信號電荷轉(zhuǎn)換為電壓；第一晶體管，用于控制所述信號電荷從所述光電轉(zhuǎn)換單元到所述信號電壓轉(zhuǎn)換單元的轉(zhuǎn)移；以及信號電壓讀出單元，其具有第二晶體管，用于將所述信號電壓轉(zhuǎn)換單元的電壓調(diào)節(jié)為第二復(fù)位電壓；第三晶體管，用于輸出與所述信號電壓轉(zhuǎn)換單元的電壓一致的信號電壓；以及第四晶體管，用于選擇所述像素所屬的行，其中沿列方向排列的四個所述光電轉(zhuǎn)換單元共享所述信號電壓讀出單元，上述元件的設(shè)置順序如下所述光電轉(zhuǎn)換單元/所述信號電壓轉(zhuǎn)換單元和兩個所述第一晶體管/所述光電轉(zhuǎn)換單元/所述第三晶體管和所述第四晶體管/所述光電轉(zhuǎn)換單元/所述信號電壓轉(zhuǎn)換單元和兩個所述第一晶體管/所述光電轉(zhuǎn)換單元/所述第二晶體管。
2.如權(quán)利要求
1所述的半導(dǎo)體成像器件，還包括第一布線層，包括轉(zhuǎn)移布線，連接到所述第一晶體管的柵極；復(fù)位布線，連接到所述第二晶體管的柵極；以及選擇布線，連接到所述第四晶體管的柵極，所述轉(zhuǎn)移布線、復(fù)位布線以及選擇布線均沿行方向延伸；以及第二布線層，在所述第一布線層的上表面形成，該第二布線層包括第一復(fù)位電壓布線，電連接到所述第三晶體管的漏極以提供第一復(fù)位電壓；連接布線，連接到所述第三晶體管的柵極和所述信號電壓轉(zhuǎn)換單元；以及信號布線，電連接到所述第三晶體管的源極，所述第一復(fù)位電壓布線、連接布線以及信號布線依次并行排列并且均沿列方向延伸，其中在所述第二布線層中，所述第一復(fù)位電壓布線與所述連接布線之間的間距大于所述連接布線與所述信號布線之間的間距。
3.如權(quán)利要求
2所述的半導(dǎo)體成像器件，其中在頂視圖中，所述連接布線與四個所述光電轉(zhuǎn)換單元中相鄰的三個光電轉(zhuǎn)換單元部分地重疊，并與所述轉(zhuǎn)移布線部分地重疊，而在頂視圖中所述連接布線與四個所述光電轉(zhuǎn)換單元中的其余光電轉(zhuǎn)換單元不重疊，以及所述信號布線具有朝向所述光電轉(zhuǎn)換單元的突起，并在頂視圖中與所述其余光電轉(zhuǎn)換單元部分地重疊。
4.如權(quán)利要求
2所述的半導(dǎo)體成像器件，其中在頂視圖所示中所述連接布線與四個所述光電轉(zhuǎn)換單元以及所述轉(zhuǎn)移布線部分地重疊。
5.如權(quán)利要求
2所述的半導(dǎo)體成像器件，其中所述第一布線層還包括第二復(fù)位電壓布線，所述第二復(fù)位電壓布線與沿行方向延伸的所述第二晶體管的漏極連接以提供第二復(fù)位電壓，以及在所述第一復(fù)位電壓布線與所述第二復(fù)位電壓布線斷開連接的情況下，所述第二復(fù)位電壓大于所述第一復(fù)位電壓。
6.如權(quán)利要求
2所述的半導(dǎo)體成像器件，其中所述第一布線層還包括第二復(fù)位電壓布線，所述第二復(fù)位電壓布線與沿行方向延伸的所述第二晶體管的漏極連接以提供第二復(fù)位電壓，以及所述第一復(fù)位電壓布線與所述第二復(fù)位電壓布線相連。
7.一種半導(dǎo)體成像器件，具有以矩陣狀圖案設(shè)置的多個像素，每個所述像素包括光電轉(zhuǎn)換單元，用于將接收到的光轉(zhuǎn)換為信號電荷；信號電壓轉(zhuǎn)換單元，用于將所述信號電荷轉(zhuǎn)換為電壓；第一晶體管，用于控制所述信號電荷從所述光電轉(zhuǎn)換單元到所述信號電壓轉(zhuǎn)換單元的轉(zhuǎn)移；以及信號電壓讀出單元，其具有第二晶體管，用于將所述信號電壓轉(zhuǎn)換單元的電壓調(diào)節(jié)為第二復(fù)位電壓；第三晶體管，用于輸出與所述信號電壓轉(zhuǎn)換單元的電壓一致的信號電壓；以及第四晶體管，用于選擇所述像素所屬的行，其中沿列方向排列的四個所述光電轉(zhuǎn)換單元共享所述信號電壓讀出單元，上述元件的設(shè)置順序如下所述光電轉(zhuǎn)換單元/所述信號電壓轉(zhuǎn)換單元和兩個所述第一晶體管/所述光電轉(zhuǎn)換單元/所述第二晶體管/所述光電轉(zhuǎn)換單元/所述信號電壓轉(zhuǎn)換單元和兩個所述第一晶體管/所述光電轉(zhuǎn)換單元/所述第三晶體管和所述第四晶體管。
8.如權(quán)利要求
7所述的半導(dǎo)體成像器件，還包括第一布線層，包括轉(zhuǎn)移布線，連接到所述第一晶體管的柵極；復(fù)位布線，連接到所述第二晶體管的柵極；以及選擇布線，連接到所述第四晶體管的柵極，所述轉(zhuǎn)移布線、復(fù)位布線以及選擇布線沿行方向延伸；以及第二布線層，在所述第一布線層的上表面形成，該第二布線層包括第一復(fù)位電壓布線，電連接到所述第三晶體管的漏極以提供第一復(fù)位電壓；連接布線，連接到所述第三晶體管的柵極以及所述信號電壓轉(zhuǎn)換單元；以及信號布線，電連接到所述第三晶體管的源極，所述第一復(fù)位電壓布線、連接布線以及信號布線依次并行排列并且均沿列方向延伸，其中在所述第二布線層中，所述第一復(fù)位電壓布線與所述連接布線之間的間距大于所述連接布線與所述信號布線之間的間距。
9.如權(quán)利要求
8所述的半導(dǎo)體成像器件，其中在頂視圖中，所述連接布線與四個所述光電轉(zhuǎn)換單元中相鄰的三個光電轉(zhuǎn)換單元部分地重疊，并與所述轉(zhuǎn)移布線部分地重疊，而在頂視圖中，所述連接布線與四個所述光電轉(zhuǎn)換單元中的其余光電轉(zhuǎn)換單元不重疊，以及所述信號布線具有朝向所述光電轉(zhuǎn)換單元的突起，并在頂視圖中與所述其余光電轉(zhuǎn)換單元部分地重疊。
10.如權(quán)利要求
8所述的半導(dǎo)體成像器件，其中在頂視圖中所述連接布線與四個所述光電轉(zhuǎn)換單元以及所述轉(zhuǎn)移布線部分地重疊。
11.如權(quán)利要求
8所述的半導(dǎo)體成像器件，其中所述第一布線層還包括第二復(fù)位電壓布線，所述第二復(fù)位電壓布線與沿行方向延伸的所述第二晶體管的漏極連接以提供第二復(fù)位電壓，以及在所述第一復(fù)位電壓布線與所述第二復(fù)位電壓布線斷開連接的情況下，所述第二復(fù)位電壓大于所述第一復(fù)位電壓。
12.如權(quán)利要求
8所述的半導(dǎo)體成像器件，其中所述第一布線層還包括第二復(fù)位電壓布線，所述第二復(fù)位電壓布線與沿行方向延伸的所述第二晶體管的漏極連接以提供第二復(fù)位電壓，以及所述第一復(fù)位電壓布線與所述第二復(fù)位電壓布線相連。
13.一種半導(dǎo)體成像器件，具有以矩陣狀圖案設(shè)置的多個像素，每個所述像素包括光電轉(zhuǎn)換單元，用于將接收到的光轉(zhuǎn)換為信號電荷；信號電壓轉(zhuǎn)換單元，用于將所述信號電荷轉(zhuǎn)換為電壓；第一晶體管，用于控制所述信號電荷從所述光電轉(zhuǎn)換單元到所述信號電壓轉(zhuǎn)換單元的轉(zhuǎn)移；以及信號電壓讀出單元，其具有第二晶體管，用于將所述信號電壓轉(zhuǎn)換單元的電壓調(diào)節(jié)為第二復(fù)位電壓；第三晶體管，用于輸出與所述信號電壓轉(zhuǎn)換單元的電壓一致的信號電壓，其中沿列方向排列的四個所述光電轉(zhuǎn)換單元共享所述信號電壓讀出單元，上述元件的設(shè)置順序如下所述光電轉(zhuǎn)換單元/所述信號電壓轉(zhuǎn)換單元和兩個所述第一晶體管/所述光電轉(zhuǎn)換單元/所述第三晶體管(或所述第二晶體管)/所述光電轉(zhuǎn)換單元/所述信號電壓轉(zhuǎn)換單元和兩個所述第一晶體管/所述光電轉(zhuǎn)換單元/所述第二晶體管(或所述第三晶體管)。
專利摘要
本發(fā)明涉及一種半導(dǎo)體成像器件，其具有以矩陣狀圖案設(shè)置的多個像素，每個像素包括光電轉(zhuǎn)換單元，用于將接收到的光轉(zhuǎn)換為信號電荷；信號電壓轉(zhuǎn)換單元，用于將所述信號電荷轉(zhuǎn)換為電壓；第一晶體管，用于控制所述信號電荷從所述光電轉(zhuǎn)換單元到所述信號電壓轉(zhuǎn)換單元的轉(zhuǎn)移；以及信號電壓讀出單元。在該半導(dǎo)體成像器件的設(shè)置中，沿列方向排列的四個PD(PD1至PD4)共享信號電壓讀出單元，各元件設(shè)置為如下順序PD/FD1和TG－Tr1、2/PD2/SF－Tr和SL－Tr/PD3/PD2和TG－Tr3、4/PD4/RS－Tr。
文檔編號H01L23/52GK1992298SQ200610077708
公開日2007年7月4日 申請日期2006年4月26日
發(fā)明者大川成實 申請人:富士通株式會社導(dǎo)出引文BiBTeX, EndNote, RefMan