本發(fā)明涉及半導體，特別是涉及一種soi?bcd工藝集成sgt器件的制造方法。

背景技術：

1、請參閱圖1，ipd是intelligent?power?device的縮寫，是指內(nèi)置保護電路，可吸收感性負載等的能量的高性能半導體電源開關，也稱為智能開關(smart?switch)、高邊/低邊開關(hi-side/lo-side?switch)等，隨著軟件化、自動駕駛、功能安全的興起，高邊開關正在快速替換沒有軟件配置功能，可靠性低，沒有診斷功能的保險絲。

2、為解決上述問題，需要提出一種新型的soi?bcd工藝集成sgt器件的制造方法。

技術實現(xiàn)思路

1、鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一種soi?bcd工藝集成sgt器件的制造方法，用于解決現(xiàn)有技術中高邊開關正在快速替換沒有軟件配置功能，可靠性低的問題。

2、為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一種soi?bcd工藝集成sgt器件的制造方法,包括：

3、步驟一、提供第一導電類型的soi襯底，其由自下而上依次堆疊的第一導電類型的襯底、氧化層和薄硅層組成，所述襯底上包括第一導電類型的mos器件的形成區(qū)、ldmos器件的形成區(qū)以及sgt器件的形成區(qū)，去除sgt器件上的所述氧化層和薄硅層，之后在所述襯底上形成第一導電類型的外延層；

4、步驟二、在所述外延層上形成淺溝槽隔離以定義出有源區(qū)，在所述第一導電類型的mos器件的形成區(qū)、ldmos器件的形成區(qū)的外延層上分別形成第一、二深溝槽，所述第一、二深溝槽的底端延伸至所述襯底上；

5、步驟三、在所述第一、二深溝槽中分別形成第一、二深溝槽隔離結構；所述第一深溝槽隔離結構用于隔離第一導電類型的mos器件與其他器件，所述第二深溝槽隔離結構用于隔離ldmos器件和其他器件；

6、步驟四、在所述外延層上形成sgt器件的部分結構，其包括：

7、形成于所述外延層上的第一溝槽以及位于所述第一溝槽側方處的第二溝槽；

8、在所述第一、二溝槽中形成第一電介質(zhì)層和第一柵極多晶硅層，其中所述第一電介質(zhì)層和所述第一柵極多晶硅層位于所述第一溝槽的下端、以及位于所述第二溝槽中；

9、隔離介質(zhì)層，其形成在所述第一中的所述第一柵極多晶硅層上；

10、第二電介質(zhì)層，其形成在第一溝槽中以及所述外延層上；

11、填充剩余所述第一溝槽的第二柵極多晶硅層；

12、在所述外延層上利用離子注入形成sgt器件的第二導電類型的第一阱；

13、步驟五、利用離子注入形成ldmos器件的體區(qū)、漂移區(qū)以及形成于所述漂移區(qū)上的第一導電類型的第三阱，所述體區(qū)和所述漂移區(qū)之間具有橫向間距；以及第一導電類型的mos器件的第二導電類型的第二阱和輕摻雜漏；

14、步驟六、在所述外延層上形成ldmos器件的第一柵極結構和第一導電類型的mos器件的第二柵極結構，所述第一柵極結構的一端延伸至所述體區(qū)上，其另一端延伸至相鄰所述漂移區(qū)上的所述淺溝槽隔離上；形成位于所述第二導電類型的第一阱、所述第一導電類型的第三阱、所述體區(qū)、所述輕摻雜漏上的重摻雜區(qū)；所述第一導電類型的第三阱上的所述重摻雜區(qū)作為ldmos器件的漏端，所述體區(qū)上的所述重摻雜區(qū)作為ldmos器件的源端；所述第二導電類型的第一阱上的所述重摻雜區(qū)作為sgt器件的源端；所述輕摻雜漏上的所述重摻雜區(qū)分別作為第一導電類型的mos器件的源、漏端，所述第二柵極結構與第一導電類型的mos器件的源、漏端自對準；

15、步驟七、在所述襯底正面形成引出第一導電類型的mos器件、ldmos器件和sgt器件的金屬互連結構；在所述襯底背面形成金屬層作為sgt器件的漏端。

16、優(yōu)選地，步驟一中利用光刻、刻蝕的方法去除sgt器件上的所述氧化層和薄硅層。

17、優(yōu)選地，步驟二中的所述第一深溝槽的開口尺寸小于所述第二深溝槽的開口尺寸。

18、優(yōu)選地，步驟二中在同一光刻、刻蝕中形成不同開口尺寸的所述第一、二深溝槽。

19、優(yōu)選地，步驟二中的所述第二深溝槽的開口尺寸為所述第一深溝槽開口尺寸的兩倍。

20、優(yōu)選地，步驟三中的所述第一、二深溝槽隔離結構的形成方法包括：形成位于所述第一、二深溝槽上的側壁氧化層；利用淀積、研磨的方法形成形成填充剩余所述第一、二深溝槽的多晶硅層。

21、優(yōu)選地，步驟四中的所述在所述外延層上形成sgt器件的部分結構的方法包括：在所述第一、二溝槽中形成所述第一電介質(zhì)層和所述第一柵極多晶硅層，其中所述第一電介質(zhì)層和所述第一柵極多晶硅層位于所述第一溝槽的下端、以及位于所述第二溝槽中；形成填充剩余所述第一溝槽的所述隔離介質(zhì)層，研磨所述隔離介質(zhì)層至所述外延層上，刻蝕所述第一溝槽中的所述隔離介質(zhì)層使其部分保留在其中的所述第一柵極多晶硅層上；在所述外延層上和所述第一溝槽中形成第二電介質(zhì)層，之后形成填充剩余所述第一溝槽的所述第二柵極多晶硅層。

22、優(yōu)選地，步驟四中的所述刻蝕的方法為干法刻蝕。

23、優(yōu)選地，步驟六中的所述第一、二阱、所述第一導電類型的第三阱、所述體區(qū)上、所述輕摻雜漏的重摻雜區(qū)在同一離子注入中形成，其摻雜類型為第一導電類型。

24、優(yōu)選地，步驟六中還包括在所述體區(qū)和第二導電類型的第二阱上形成襯底引出區(qū)。

25、優(yōu)選地，步驟七中的所述多晶硅層和第二柵極結構同時引出至一端。

26、優(yōu)選地，步驟七中在所述襯底背面形成金屬層之前還包括對所述襯底的背面進行減薄。

27、優(yōu)選地，步驟七中利用化學機械平坦化研磨的方法減薄所述襯底。

28、優(yōu)選地，所述第一導電類型為n型，所述第二導電類型為p型。

29、優(yōu)選地，所述第一導電類型為p型，所述第二導電類型為n型。

30、如上所述，本發(fā)明的soi?bcd工藝集成sgt器件的制造方法，具有以下有益效果：

31、本發(fā)明采用dti(深溝槽)和soi結合的結構形成全介質(zhì)隔離可實現(xiàn)較高的抗emi(電磁干擾)能力，并完全杜絕寄生雙極效應，消除了閂鎖的風險使得電路工作可靠性得到提升，由于sgt(屏蔽柵)器件極低的rsp(寄生電阻)，高溫可靠性以及飽和區(qū)工作可靠性，可以滿足車載智能高邊開關對mosfet較高的需求，本發(fā)明將sgt器件與ldmos器件進行整合，為智能高邊開關芯片的制造提供解決方案，提升競爭力。

技術特征：

1.一種soibcd工藝集成sgt器件的制造方法，其特征在于，至少包括：

2.根據(jù)權利要求1所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟一中利用光刻、刻蝕的方法去除sgt器件上的所述氧化層和薄硅層。

3.根據(jù)權利要求1所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟二中的所述第一深溝槽的開口尺寸小于所述第二深溝槽的開口尺寸。

4.根據(jù)權利要求3所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟二中在同一光刻、刻蝕中形成不同開口尺寸的所述第一、二深溝槽。

5.根據(jù)權利要求3所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟二中的所述第二深溝槽的開口尺寸為所述第一深溝槽開口尺寸的兩倍。

6.根據(jù)權利要求1所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟三中的所述第一、二深溝槽隔離結構的形成方法包括：形成位于所述第一、二深溝槽上的側壁氧化層；利用淀積、研磨的方法形成形成填充剩余所述第一、二深溝槽的多晶硅層。

7.根據(jù)權利要求1所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟四中的所述在所述外延層上形成sgt器件的部分結構的方法包括：在所述第一、二溝槽中形成所述第一電介質(zhì)層和所述第一柵極多晶硅層，其中所述第一電介質(zhì)層和所述第一柵極多晶硅層位于所述第一溝槽的下端、以及位于所述第二溝槽中；形成填充剩余所述第一溝槽的所述隔離介質(zhì)層，研磨所述隔離介質(zhì)層至所述外延層上，刻蝕所述第一溝槽中的所述隔離介質(zhì)層使其部分保留在其中的所述第一柵極多晶硅層上；在所述外延層上和所述第一溝槽中形成第二電介質(zhì)層，之后形成填充剩余所述第一溝槽的所述第二柵極多晶硅層。

8.根據(jù)權利要求7所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟四中的所述刻蝕的方法為干法刻蝕。

9.根據(jù)權利要求1所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟六中的所述第一、二阱、所述第一導電類型的第三阱、所述體區(qū)上、所述輕摻雜漏的重摻雜區(qū)在同一離子注入中形成，其摻雜類型為第一導電類型。

10.根據(jù)權利要求1所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟六中還包括在所述體區(qū)和第二導電類型的第二阱上形成襯底引出區(qū)。

11.根據(jù)權利要求6所述的soi?bcd工藝集成sgt器件的制造方法，其特征在于：步驟七中的所述多晶硅層和第二柵極結構同時引出至一端。

12.根據(jù)權利要求1所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟七中在所述襯底背面形成金屬層之前還包括對所述襯底的背面進行減薄。

13.根據(jù)權利要求12所述的soibcd工藝集成sgt器件的制造方法，其特征在于：步驟七中利用化學機械平坦化研磨的方法減薄所述襯底。

14.根據(jù)權利要求1至13任一項所述的soibcd工藝集成sgt器件的制造方法，其特征在于：所述第一導電類型為n型，所述第二導電類型為p型。

15.根據(jù)權利要求1至13任一項所述的soibcd工藝集成sgt器件的制造方法，其特征在于：所述第一導電類型為p型，所述第二導電類型為n型。

技術總結
本發(fā)明提供一種SOI?BCD工藝集成SGT器件的制造方法，提供第一導電類型的SOI襯底，其由自下而上依次堆疊的第一導電類型的襯底、氧化層和薄硅層組成，襯底上包括第一導電類型的MOS器件的形成區(qū)、LDMOS器件的形成區(qū)以及SGT器件的形成區(qū)，去除SGT器件上的氧化層和薄硅層，之后在襯底上形成第一導電類型的外延層；在外延層上形成淺溝槽隔離以定義出有源區(qū)，在第一導電類型的MOS器件的形成區(qū)、LDMOS器件的形成區(qū)的外延層上分別形成第一、二深溝槽，第一、二深溝槽的底端延伸至襯底上；在第一、二深溝槽中分別形成第一、二深溝槽隔離結構。本發(fā)明將SGT器件與LDMOS器件進行整合，為智能高邊開關芯片的制造提供解決方案，提升競爭力。

技術研發(fā)人員：陳晨,陳天,肖莉,王黎,陳華倫
受保護的技術使用者：華虹半導體（無錫）有限公司
技術研發(fā)日：
技術公布日：2024/12/30