本發(fā)明實施例涉及半導體制造領域，尤其涉及一種靜電放電保護結(jié)構(gòu)。

背景技術(shù)：

1、集成電路容易受到靜電的破壞，在現(xiàn)有的芯片設計中，常采用靜電放電(esd，electrostatic?discharge)保護電路以減少芯片損傷。

2、然而隨著半導體集成電路(integrated?circuit，ic)產(chǎn)業(yè)的快速成長，半導體技術(shù)在摩爾定律的驅(qū)動下持續(xù)地朝更小的工藝節(jié)點邁進，使得集成電路朝著體積更小、電路精密度更高、電路復雜度更高的方向發(fā)展。

3、因此，現(xiàn)有技術(shù)中的靜電保護結(jié)構(gòu)的性能有待提高。

技術(shù)實現(xiàn)思路

1、本發(fā)明實施例解決的問題是提供一種靜電放電保護結(jié)構(gòu)，以提高靜電放電保護結(jié)構(gòu)的性能。

2、為解決上述問題，本發(fā)明實施提供一種靜電放電保護結(jié)構(gòu)，包括：基底；柵極結(jié)構(gòu)，位于所述基底上，所述柵極結(jié)構(gòu)包括沿第一方向延伸的第一柵極結(jié)構(gòu)、以及沿第二方向延伸的第二柵極結(jié)構(gòu)，所述第一方向和第二方向相交，且所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)交替相連，所述柵極結(jié)構(gòu)包括第一側(cè)壁、以及與第一側(cè)壁相對的第二側(cè)壁；漏極，沿著所述柵極結(jié)構(gòu)分布在所述第一側(cè)壁的一側(cè)，且位于所述基底中，其中，沿所述第一柵極結(jié)構(gòu)分布的漏極，與沿所述第二柵極結(jié)構(gòu)分布的漏極連為一體結(jié)構(gòu)；源極，沿著所述柵極結(jié)構(gòu)分布在所述第二側(cè)壁的一側(cè)，且位于所述基底中，其中，沿所述第一柵結(jié)構(gòu)分布的源極，與沿所述第二柵極結(jié)構(gòu)分布的源極連為一體結(jié)構(gòu)。

3、可選的，所述第一方向與第二方向相垂直，所述柵極結(jié)構(gòu)呈蛇型結(jié)構(gòu)，所述第一方向和第二方向為蛇型結(jié)構(gòu)的延伸方向。

4、可選的，所述源極和漏極均為梳狀結(jié)構(gòu)，所述源極和漏極均包括沿第一方向延伸的梳柄部、以及與所述梳柄部相連且沿第二方向延伸的梳齒部，所述源極的梳齒部和漏極的梳齒部相互交叉設置。

5、可選的，所述靜電放電保護結(jié)構(gòu)還包括：源漏插塞，所述源漏插塞包括與所述漏極相連接的第一源漏插塞、以及與所述源極相連接的第二源漏插塞。

6、可選的，所述第一源漏插塞和第二源漏插塞的數(shù)量均為多個，所述第一源漏插塞沿所述漏極的延伸方向排布，所述第二源漏插塞沿所述源極的延伸方向排布。

7、可選的，所述靜電放電保護結(jié)構(gòu)還包括：隔離結(jié)構(gòu)，位于所述柵極結(jié)構(gòu)和源極之間的基底中、以及所述柵極結(jié)構(gòu)和漏極之間的基底中。

8、可選的，所述基底包括有源區(qū)，所述柵極結(jié)構(gòu)、漏極和源極均位于所述有源區(qū)中；所述靜電放電保護結(jié)構(gòu)還包括：拾取區(qū)，所述拾取區(qū)包括位于所述有源區(qū)外圍的第一拾取區(qū)。

9、可選的，所述拾取區(qū)還包括第二拾取區(qū)，位于相鄰的所述第一柵極結(jié)構(gòu)和源極之間，所述第二拾取區(qū)與第一拾取區(qū)相連，所述第一拾取區(qū)和第二拾取區(qū)構(gòu)成拾取區(qū)。

10、可選的，所述第二拾取區(qū)位于所述有源區(qū)中心位置處的相鄰的所述第一柵極結(jié)構(gòu)和源極之間。

11、可選的，所述靜電放電保護結(jié)構(gòu)還包括：隔離結(jié)構(gòu)，位于所述柵極結(jié)構(gòu)和源極之間的基底中、以及所述柵極結(jié)構(gòu)和漏極之間的基底中；所述第二拾取區(qū)位于沿所述第一柵結(jié)構(gòu)分布的源極側(cè)部的隔離結(jié)構(gòu)中。

12、可選的，所述靜電放電保護結(jié)構(gòu)還包括拾取區(qū)插塞；所述拾取區(qū)插塞與所述拾取區(qū)相連。

13、可選的，所述拾取區(qū)插塞的數(shù)量為多個，所述拾取區(qū)插塞沿所述拾取區(qū)的延伸方向排布。

14、可選的，所述靜電放電保護結(jié)構(gòu)還包括：阻擋層，位于所述漏極靠近所述柵極結(jié)構(gòu)的一側(cè)的表面上。

15、可選的，所述阻擋層還沿延伸覆蓋在所述柵極結(jié)構(gòu)靠近所述漏極一側(cè)的部分頂部和側(cè)壁。

16、可選的，所述阻擋層的材料包括氧化硅或氮化硅。

17、可選的，所述阻擋層為硅化物阻擋層。

18、與現(xiàn)有技術(shù)相比，本發(fā)明實施例的技術(shù)方案具有以下優(yōu)點：

19、本發(fā)明實施例提供的靜電放電保護結(jié)構(gòu)中包括柵極結(jié)構(gòu)，其中，所述柵極結(jié)構(gòu)包括沿第一方向延伸的第一柵極結(jié)構(gòu)和沿第二方向延伸的第二柵極結(jié)構(gòu)，且所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)交替相連；沿著所述柵極結(jié)構(gòu)分布在柵極結(jié)構(gòu)第一側(cè)壁的一側(cè)且位于所述基底中的漏極，以及沿著所述柵極結(jié)構(gòu)分布在柵極結(jié)構(gòu)第二側(cè)壁的一側(cè)且位于所述基底中的源極。與僅包括沿第一方向延伸的第一柵極結(jié)構(gòu)、漏極和源極的方案相比，本發(fā)明實施例增加了沿第二方向延伸的第二柵極結(jié)構(gòu)，且所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)交替相連，即第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)連為一體結(jié)構(gòu)，則當部分柵極結(jié)構(gòu)被esd應力觸發(fā)時，其他柵極結(jié)構(gòu)由于位于相同的電位，因而能夠被快速觸發(fā)，由此可見，連為一體結(jié)構(gòu)的第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)降低了esd電路不均勻性開啟的概率，相應增大了擊穿電流的值。而且，由于增加了沿第二方向延伸的第二柵極結(jié)構(gòu)、漏極和源極，且沿第二方向延伸的漏極和源極，分別與沿第一方向延伸的漏極和源極連為一體結(jié)構(gòu)，即增加了有效的溝道長度和靜電放電保護結(jié)構(gòu)的電流泄放路徑，相應也增大了擊穿電流的值，因此可以產(chǎn)生更多的電流來替代雪崩電流，從而提高了靜電放電保護結(jié)構(gòu)的防護能力，也提高了靜電放電保護結(jié)構(gòu)的性能，與此同時，增加沿第二方向延伸的第二柵極結(jié)構(gòu)、漏極和源極，也能夠更有效地利用芯片面積，使得在靜電放電保護結(jié)構(gòu)的防護能力得以提升的情況下，靜電放電保護結(jié)構(gòu)占用芯片的面積較小，從而節(jié)省了芯片的面積。

20、可選方案中，所述第一方向與第二方向相垂直，所述柵極結(jié)構(gòu)呈蛇型結(jié)構(gòu)，所述第一方向和第二方向為蛇型結(jié)構(gòu)的延伸方向，即所述柵極結(jié)構(gòu)為多指(finger)狀的蛇型結(jié)構(gòu)，整個多指狀的柵極結(jié)構(gòu)能夠充當具有較大寬度的單個(single)柵極結(jié)構(gòu)，由于多指狀的蛇型結(jié)構(gòu)較規(guī)則，有利于降低形成所述柵極結(jié)構(gòu)的難度，易使得各個指狀柵極結(jié)構(gòu)與源極之間的電阻值的均一性較佳，從而使得柵極結(jié)構(gòu)均勻?qū)ǖ男Ч?，進一步增大了擊穿電流的值，進而進一步提高靜電放電保護結(jié)構(gòu)的防護能力，也進一步提高靜電放電保護結(jié)構(gòu)的性能。

技術(shù)特征：

1.一種靜電放電保護結(jié)構(gòu)，其特征在于，包括：

2.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述第一方向與第二方向相垂直，所述柵極結(jié)構(gòu)呈蛇型結(jié)構(gòu)，所述第一方向和第二方向為蛇型結(jié)構(gòu)的延伸方向。

3.如權(quán)利要求2所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述源極和漏極均為梳狀結(jié)構(gòu)，所述源極和漏極均包括沿第一方向延伸的梳柄部、以及與所述梳柄部相連且沿第二方向延伸的梳齒部，所述源極的梳齒部和漏極的梳齒部相互交叉設置。

4.如權(quán)利要求1～3中任一項所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述靜電放電保護結(jié)構(gòu)還包括：源漏插塞，所述源漏插塞包括與所述漏極相連接的第一源漏插塞、以及與所述源極相連接的第二源漏插塞。

5.如權(quán)利要求4所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述第一源漏插塞和第二源漏插塞的數(shù)量均為多個，所述第一源漏插塞沿所述漏極的延伸方向排布，所述第二源漏插塞沿所述源極的延伸方向排布。

6.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述靜電放電保護結(jié)構(gòu)還包括：隔離結(jié)構(gòu)，位于所述柵極結(jié)構(gòu)和源極之間的基底中、以及所述柵極結(jié)構(gòu)和漏極之間的基底中。

7.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述基底包括有源區(qū)，所述柵極結(jié)構(gòu)、漏極和源極均位于所述有源區(qū)中；

8.如權(quán)利要求7所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述拾取區(qū)還包括第二拾取區(qū)，位于相鄰的所述第一柵極結(jié)構(gòu)和源極之間，所述第二拾取區(qū)與第一拾取區(qū)相連，所述第一拾取區(qū)和第二拾取區(qū)構(gòu)成拾取區(qū)。

9.如權(quán)利要求8所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述第二拾取區(qū)位于所述有源區(qū)中心位置處的相鄰的所述第一柵極結(jié)構(gòu)和源極之間。

10.如權(quán)利要求8所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述靜電放電保護結(jié)構(gòu)還包括：隔離結(jié)構(gòu)，位于所述柵極結(jié)構(gòu)和源極之間的基底中、以及所述柵極結(jié)構(gòu)和漏極之間的基底中；

11.如權(quán)利要求7～10中任一項所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述靜電放電保護結(jié)構(gòu)還包括拾取區(qū)插塞；所述拾取區(qū)插塞與所述拾取區(qū)相連。

12.如權(quán)利要求11所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述拾取區(qū)插塞的數(shù)量為多個，所述拾取區(qū)插塞沿所述拾取區(qū)的延伸方向排布。

13.如權(quán)利要求1、7或8所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述靜電放電保護結(jié)構(gòu)還包括：阻擋層，位于所述漏極靠近所述柵極結(jié)構(gòu)的一側(cè)的表面上。

14.如權(quán)利要求13所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述阻擋層還沿延伸覆蓋在所述柵極結(jié)構(gòu)靠近所述漏極一側(cè)的部分頂部和側(cè)壁。

15.如權(quán)利要求13所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述阻擋層的材料包括氧化硅或氮化硅。

16.如權(quán)利要求13所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述阻擋層為硅化物阻擋層。

技術(shù)總結(jié)
一種靜電放電保護結(jié)構(gòu)，包括：基底；柵極結(jié)構(gòu)，位于基底上，柵極結(jié)構(gòu)包括沿第一方向延伸的第一柵極結(jié)構(gòu)、以及沿第二方向延伸的第二柵極結(jié)構(gòu)，第一方向和第二方向相交，且第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)交替相連，柵極結(jié)構(gòu)包括第一側(cè)壁、以及與第一側(cè)壁相對的第二側(cè)壁；漏極，沿著柵極結(jié)構(gòu)分布在第一側(cè)壁的一側(cè)，且位于基底中，其中，沿第一柵極結(jié)構(gòu)分布的漏極，與沿第二柵極結(jié)構(gòu)分布的漏極連為一體結(jié)構(gòu)；源極，沿著柵極結(jié)構(gòu)分布在第二側(cè)壁的一側(cè)，且位于基底中，其中，沿第一柵結(jié)構(gòu)分布的源極，與沿第二柵極結(jié)構(gòu)分布的源極連為一體結(jié)構(gòu)。本發(fā)明降低了靜電放電保護結(jié)構(gòu)不均勻性開啟的概率的同時，能夠更有效地利用芯片面積。

技術(shù)研發(fā)人員：安鈺欣,袁俊
受保護的技術(shù)使用者：中芯國際集成電路制造（上海）有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2