本發(fā)明涉及集成電路，特別是涉及倒裝芯片封裝的集成電路的修改方法。

背景技術(shù)：

芯片在設(shè)計(jì)完成、投片之后，并不能保證投片成功率為百分之百，通常需要對出問題(即失效)的芯片進(jìn)行失效分析，找出導(dǎo)致失效的原因。如果是芯片設(shè)計(jì)方面的原因?qū)е率У模瑒t需要對該芯片進(jìn)行電路修改，即利用聚焦離子束(fib)的電路修改糾錯(cuò)功能，對樣品進(jìn)行局部剖切、局部淀積金屬和介質(zhì)層，修改多層布線結(jié)構(gòu)的器件版圖，然后再進(jìn)行功能驗(yàn)證，確認(rèn)修改是否成功，如果成功，則糾正設(shè)計(jì)錯(cuò)誤，重新投片。

目前，fib的加工方式由芯片正面進(jìn)行，主要用于正裝芯片封裝的集成電路的電路修改，且芯片中的金屬層數(shù)不能超過5層。但隨著半導(dǎo)體工藝制程與封裝技術(shù)的不斷演進(jìn)，倒裝芯片封裝技術(shù)逐漸成為主流。倒裝芯片(初始厚度約為幾百微米厚)的封裝正面朝下，電路位于芯片下方，傳統(tǒng)的fib修改技術(shù)無法透過硅芯片背面觀察芯片內(nèi)部的結(jié)構(gòu)，更不用說確定目標(biāo)位置并進(jìn)行電路修改了。而由于芯片封裝的電性、熱性質(zhì)和其它特性，完整的電路糾錯(cuò)測試只能在芯片封裝之后才能執(zhí)行，晶圓級(jí)的測試一般只能作到基本測試功能。

基于此，如何對采用倒裝芯片封裝的集成電路進(jìn)行電路修改是目前亟待解決的問題之一。

技術(shù)實(shí)現(xiàn)要素：

基于此，有必要提供一種倒裝芯片封裝的集成電路的電路修改方法。

一種倒裝芯片封裝的集成電路的電路修改方法，所述集成電路包括基板，以及倒裝封裝于所述基板的芯片，所述芯片與所述基板貼合的一面上具有待修改區(qū)域；

所述電路修改方法包括如下步驟：

(1)對所述芯片進(jìn)行研磨，減薄至厚度為70～80μm；

(2)采用聚焦離子束結(jié)合刻蝕輔助氣體對研磨后的芯片進(jìn)行第一刻蝕，減薄至厚度為2～6μm；

(3)對刻蝕后的芯片進(jìn)行成像，并根據(jù)成像所得電路圖像確定所述待修改區(qū)域的位置；

(4)利用聚焦離子束結(jié)合刻蝕輔助氣體對第一刻蝕后的芯片進(jìn)行第二刻蝕，暴露所述待修改區(qū)域；然后再利用聚焦離子束對所述待修改區(qū)域的電路進(jìn)行修改，即可。

對倒裝封裝的芯片進(jìn)行修改，首先需要面臨的問題就在于如何在實(shí)現(xiàn)對芯片上的待修改區(qū)域進(jìn)行觀測和暴露的同時(shí)，避免對芯片背面電路的過度損壞；其次，為了避免對芯片的生產(chǎn)效率造成影響，還需要保證電路修改的效率及良率。

基于此，本發(fā)明的電路修改方法，先通過研磨拋光將芯片減薄至70～80μm，去除芯片背面的大部分硅襯底材料，然后再采用聚焦離子束結(jié)合刻蝕輔助氣體進(jìn)行刻蝕，對研磨后的芯片進(jìn)行進(jìn)一步減薄。在該過程中，通過合理對芯片研磨以及刻蝕的減薄程度進(jìn)行控制，有效避免了對芯片造成過度的損壞，減薄精度高，且能夠有效滿足由芯片背面進(jìn)行電路觀測的厚度要求，以便如紅外光等觀測技術(shù)能夠透過硅襯底對芯片與基板貼合的一面上的電路進(jìn)行晶體管結(jié)構(gòu)成像，進(jìn)而進(jìn)行電路的修改，同時(shí)還保證了電路修改的效率及良率。

在其中一個(gè)實(shí)施例中，步驟(2)所述第一刻蝕包括如下工序：

(a)采用聚焦離子束結(jié)合刻蝕輔助氣體對研磨后的芯片進(jìn)行刻蝕，減薄至厚度為38～45μm；

(b)采用聚焦離子束結(jié)合刻蝕輔助氣體對研磨后的芯片進(jìn)行刻蝕，減薄至厚度為25～35μm；

(c)采用聚焦離子束結(jié)合刻蝕輔助氣體對研磨后的芯片進(jìn)行刻蝕，減薄至厚度為18～22μm；

(d)采用聚焦離子束結(jié)合刻蝕輔助氣體對研磨后的芯片進(jìn)行刻蝕，減薄至厚度為8～15μm；

(e)采用聚焦離子束結(jié)合刻蝕輔助氣體對研磨后的芯片進(jìn)行刻蝕，減薄至厚度為2～6μm。

采用分步刻蝕的方式進(jìn)行所述第一刻蝕，使操作人員能夠更好的對聚焦離子束刻蝕工藝進(jìn)行控制，進(jìn)一步提高刻蝕工藝的精確性，減少對芯片背面電路的損壞。

在其中一個(gè)實(shí)施例中，步驟(a)和步驟(b)中采用的聚焦離子束的束流為15～30na；步驟(c)-(e)中采用的聚焦離子束的束流為1～10na。在分步刻蝕中采用不同束流的聚焦離子束，可在保證刻蝕精確性的同時(shí)，提高刻蝕工序的效率。

在其中一個(gè)實(shí)施例中，步驟(2)所述第一刻蝕采用分步開槽的方法進(jìn)行，包括如下工序：

(a)采用聚焦離子束結(jié)合刻蝕輔助氣體在研磨后的芯片表面進(jìn)行開槽，形成的第一凹槽；所述第一凹槽的深度為25～42μm；

(b)采用聚焦離子束結(jié)合刻蝕輔助氣體在所述第一凹槽的槽底繼續(xù)開槽，形成第二凹槽；所述第二凹槽的深度為3～20μm；

(c)采用聚焦離子束結(jié)合刻蝕輔助氣體在所述第二凹槽的槽底繼續(xù)開槽，形成第三凹槽；所述第三凹槽的深度為3～17μm；

(d)采用聚焦離子束結(jié)合刻蝕輔助氣體在所述第三凹槽的槽底繼續(xù)開槽，形成第四凹槽；所述第四凹槽的深度為3～14μm；

(e)采用聚焦離子束結(jié)合刻蝕輔助氣體在所述第四凹槽的槽底繼續(xù)開槽，形成第五凹槽；所述第五凹槽的深度為2～13μm。

進(jìn)一步采用開階梯槽的方式進(jìn)行刻蝕，能夠減少所需刻蝕掉的材料，提高電路修改的效率，同時(shí)降低工藝成本?？衫斫?，所述第一凹槽、第二凹槽、第三凹槽和第四凹槽的開口面積依次減小，具體尺寸可根據(jù)工藝需要進(jìn)行選擇。

在其中一個(gè)實(shí)施例中，步驟(1)所述研磨的方法為：步驟(1)所述研磨的方法為：先采用粒徑為25～35μm金剛石研磨砂紙進(jìn)行粗磨；然后采用粒徑為10～20μm的金剛石研磨砂紙進(jìn)行細(xì)磨；然后以粒徑為4～8μm的金剛石懸浮液和拋光布拋光，再以粒徑為0.5～2μm的金剛石懸浮液和植絨布拋光。

在其中一個(gè)實(shí)施例中，步驟(1)中所述研磨或步驟(2)中所述第一刻蝕過程中，采用濾波鏡監(jiān)控芯片的動(dòng)態(tài)光柵衍射條紋變化，進(jìn)而監(jiān)控所述研磨或第一刻蝕的終點(diǎn)。

在其中一個(gè)實(shí)施例中，步驟(3)進(jìn)行所述成像前，先于第一刻蝕后的芯片表面沉積反射涂層。

在其中一個(gè)實(shí)施例中，所述反射涂層的材料為碳?xì)渚酆衔?。由此可有效增?qiáng)圖像對比度，使衍射條紋更為清晰。沉積的方法優(yōu)選為采用束流1～5na的聚焦離子束進(jìn)行。

在其中一個(gè)實(shí)施例中，步驟(4)進(jìn)行第二刻蝕前，先于第一刻蝕后的芯片表面沉積保護(hù)層，所述保護(hù)層的材料為二氧化硅。由此可使除所述待修改區(qū)域之外的區(qū)域的易揮發(fā)硅層不受后階段聚焦離子束電路修改過程的破壞。沉積的方法優(yōu)選為采用束流1～5na的聚焦離子束進(jìn)行。

在其中一個(gè)實(shí)施例中，所述待修改區(qū)域包括淺溝槽隔離區(qū)(sti)，在步驟(4)中所述第二刻蝕步驟中，先刻蝕暴露所述淺溝槽隔離區(qū)，然后于所述淺溝槽隔離區(qū)沉積介電材料(如二氧化硅)。由此形成保護(hù)層對淺溝槽隔離區(qū)進(jìn)行保護(hù)，避免該位置與硅基質(zhì)形成短路，以便后續(xù)電路修改的進(jìn)行。

在其中一個(gè)實(shí)施例中，步驟(4)中，采用電壓襯度像技術(shù)結(jié)合二次電子訊號(hào)進(jìn)行所述電路的修改過程的監(jiān)測。由此可以避免聚焦離子束刻蝕或電路修改過程的過度或不足，使目標(biāo)位置被損壞或暴露不完整，影響電路修改效果。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果：

本發(fā)明提供一種倒裝芯片封裝的集成電路的電路修改方法，該電路修改方法先通過研磨拋光將芯片減薄至總厚度的10～15％，去除芯片背面的大部分硅襯底材料，然后再采用聚焦離子束結(jié)合刻蝕輔助氣體進(jìn)行刻蝕，對研磨后的芯片進(jìn)行進(jìn)一步減薄。有效避免了對芯片造成過度的損壞，減薄精度高，且能夠有效滿足由芯片背面進(jìn)行電路觀測的厚度要求，進(jìn)而進(jìn)行電路的修改，同時(shí)電路修改的效率高。

該電路修改方法實(shí)現(xiàn)了倒裝芯片封裝集的成電路中芯片的局部電路修改，能夠協(xié)助設(shè)計(jì)工程師調(diào)試設(shè)計(jì)錯(cuò)誤，驗(yàn)證設(shè)計(jì)難點(diǎn)，發(fā)現(xiàn)由初始設(shè)計(jì)錯(cuò)誤引起的其他設(shè)計(jì)問題，而不需要投入資源、時(shí)間及金錢進(jìn)行新的掩模和工藝，對縮短電路的研制時(shí)間、加快芯片的研制過程有重要作用。

附圖說明

圖1為本發(fā)明一實(shí)施例電路修改工序中淀積反射涂層所觀測得到的芯片形貌圖；

圖2為經(jīng)本發(fā)明一實(shí)施例電路修改后所得芯片的形貌圖；

圖3為圖2中的芯片的局部放大形貌圖。

具體實(shí)施方式

以下結(jié)合具體實(shí)施例對本發(fā)明的倒裝芯片封裝的集成電路的修改方法作進(jìn)一步詳細(xì)的說明。

實(shí)施例

本實(shí)施例一種倒裝芯片封裝的集成電路的電路修改方法，所述集成電路包括基板，以及倒裝封裝于所述基板的芯片，所述芯片與所述基板貼合的一面上具有待修改區(qū)域。

所述電路修改方法包括如下步驟：

(1)對所述芯片進(jìn)行研磨，由芯片原始厚度393μm減薄至70～80μm；具體地，所述研磨的方法為：先采用粒徑為25～35μm金剛石研磨砂紙進(jìn)行粗磨；然后采用粒徑為10～20μm的金剛石研磨砂紙進(jìn)行細(xì)磨；然后以粒徑為4～8μm的金剛石懸浮液和拋光布拋光，再以粒徑為0.5～2μm的金剛石懸浮液和植絨布拋光精磨；

(2)采用fib結(jié)合刻蝕輔助氣體(如xef2)對研磨后的芯片進(jìn)行第一刻蝕，將芯片減薄至約4μm；

(3)對刻蝕后的芯片進(jìn)行成像，并根據(jù)成像所得電路圖像確定所述待修改區(qū)域的位置；

(4)利用聚焦離子束結(jié)合刻蝕輔助氣體對第一刻蝕后的芯片進(jìn)行第二刻蝕，暴露所述待修改區(qū)域；然后再利用聚焦離子束對所述待修改區(qū)域的電路進(jìn)行修改，即可。

具體地，在本實(shí)施例中，步驟(2)所述第一刻蝕包括如下工序：

(a)大束流20na的fib(離子束束徑可小于1μm以下)結(jié)合高束流刻蝕輔助氣體xef2，快速的刻蝕去除硅芯片，制作第一凹槽，第一凹槽的寬*長尺寸約200μm*200μm，刻蝕至槽底厚度約剩下40μm，刻蝕時(shí)間約為20分鐘。

(b)用大束流20na的fib結(jié)合高束流刻蝕輔助氣體xef2，在第一凹槽的底部繼續(xù)制作第二凹槽，第二凹槽的寬*長尺寸設(shè)置為150μm*150μm，刻蝕至槽底厚度約剩下30μm，刻蝕時(shí)間約為5分鐘。

(c)采用普通束流6na的fib束流結(jié)合xef2，在第二凹槽的底部繼續(xù)制作第三凹槽，第三凹槽的開口尺寸為125μm*125μm，刻蝕時(shí)間約4分鐘，槽底厚度為20μm；之后，再用同樣的束流條件在第三凹槽的底部刻蝕開口尺寸為100μm*100μm的第四凹槽，刻蝕至槽底厚度約剩10μm，時(shí)間約為4分鐘。

(d)采用普通束流6na的fib束流結(jié)合xef2，在第四凹槽的底部繼續(xù)制作第五凹槽，第五凹槽的開口為75μm*75μm，刻蝕時(shí)間月2分鐘，槽底厚度約剩4μm。

進(jìn)一步地，在上述步驟(a)～(d)中，均結(jié)合動(dòng)態(tài)光柵衍射條紋的溝槽刻蝕終點(diǎn)監(jiān)測技術(shù)，根據(jù)濾波鏡觀察到的光波衍射條紋以判斷硅芯片被刻蝕減薄的進(jìn)度。硅襯底厚度越薄，所形成衍射條紋會(huì)越清晰。

另外，完成步驟(2)所述第一刻蝕后，先用束流4na的fib淀積一層薄二氧化硅(sio2)的保護(hù)層在所述第五溝槽的底部，使槽內(nèi)易揮發(fā)的硅層不受后階段fib電路修改過程的破壞；再用束流4na的fib淀積反射涂層(碳?xì)渚酆衔?，增強(qiáng)后續(xù)成像的圖像對比度，使衍射條紋更為清晰，由此觀測到的芯片形貌如圖1所示。然后再進(jìn)行步驟(3)，步驟(3)中確定所述待修改區(qū)域的位置的方法具體為：將芯片的gds版圖與芯片背面的成像重疊關(guān)聯(lián)，從而顯現(xiàn)出所述待修改區(qū)域。然后導(dǎo)航fib至該位置準(zhǔn)備進(jìn)行步驟(4)的第二蝕刻。

在本實(shí)施例中，所述待修改區(qū)域包括淺溝槽隔離區(qū)(sti)。在步驟(4)所述第二刻蝕中，先用束流1na的fib結(jié)合xef2去除所述淺溝槽隔離區(qū)上方的硅材質(zhì)(所蝕刻區(qū)間大小為：10μm*10μm)，暴露出淺溝槽隔離區(qū)，并于所述淺溝槽隔離區(qū)淀積介電材料保護(hù)層，保護(hù)sti，避免該位置與硅基質(zhì)形成短路，以方便后續(xù)的電路修改，淀積區(qū)間大小為：12μm*12μm，所用束流大小1na。然后，再刻蝕暴露整個(gè)待修改區(qū)域，以暴露其中待修改的金屬m1，待修改區(qū)域大小6μm*3μm，采用束流250pa的fib結(jié)合xef2進(jìn)行。

具體地，步驟(4)中對電路進(jìn)行的修改為：連接金屬m1，連接區(qū)域大小為6μm*3μm，采用250pa束流的fib進(jìn)行。修改完成后，可進(jìn)一步淀積保護(hù)層，避免已修改的部位被氧化，由此即完成電路的修改。在該修改過程中，需采用無源電壓襯度像結(jié)合二次電子訊號(hào)流進(jìn)行電路修改終點(diǎn)監(jiān)測，以避免fib刻蝕或電路修改過程的過度或不足，使目標(biāo)位置被損壞或暴露不完整，影響電路修改效果。

經(jīng)本實(shí)施例修改完畢后的芯片形貌圖如圖2所示，修改前金屬m1為開路，修改后連通，放大圖如圖3所示。

以上所述實(shí)施例的各技術(shù)特征可以進(jìn)行任意的組合，為使描述簡潔，未對上述實(shí)施例中的各個(gè)技術(shù)特征所有可能的組合都進(jìn)行描述，然而，只要這些技術(shù)特征的組合不存在矛盾，都應(yīng)當(dāng)認(rèn)為是本說明書記載的范圍。

以上所述實(shí)施例僅表達(dá)了本發(fā)明的幾種實(shí)施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對發(fā)明專利范圍的限制。應(yīng)當(dāng)指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。