本發(fā)明涉及一種esd保護(hù)器件的設(shè)計(jì)方法，尤其涉及一種改善esd保護(hù)器件均勻?qū)ǖ姆椒?，適用于集成電路設(shè)計(jì)。

背景技術(shù)：

隨著半導(dǎo)體工藝制成的日益先進(jìn)，在工藝加工，運(yùn)輸，測(cè)試，應(yīng)用過(guò)程中出現(xiàn)的esd問(wèn)題越來(lái)越受到重視，在esd保護(hù)器件設(shè)計(jì)中，一般使用電阻，二極管，三極管，mos管和可控硅管等，在這些esd保護(hù)器件中mos管的使用最為廣泛。

基于mos管的esd保護(hù)器件大多都是多指mos設(shè)計(jì)，由相同的多個(gè)mos管單元并聯(lián)排列構(gòu)成，電路原理圖如圖1所示，版圖示意圖如圖2所示，這里以四個(gè)nmos管并聯(lián)為例說(shuō)明，但是不限于四個(gè)nmos管并聯(lián)排列，可以是6個(gè)、8個(gè)、10個(gè)……，但不能是奇數(shù)個(gè)nmos管并聯(lián)排列。如圖1所示，nmos管的柵極，源極和襯底接地，漏極接i/o端口或電源端口。如圖2所示，外圍環(huán)形的是襯底接觸(1)，黑色方塊是接觸孔(2)，一共四個(gè)nmos并聯(lián)，它們的柵極分別是3a，3b，3c，3d。3a對(duì)應(yīng)的nmos管的漏極和3b對(duì)應(yīng)的nmos管的漏極共用(4a)，3c對(duì)應(yīng)nmos的漏極和3d對(duì)應(yīng)nmos管的漏極共用(4b)，3b對(duì)應(yīng)的nmos管的源極和3c對(duì)應(yīng)的nmos管的源極共用(5b)，這四個(gè)nmos的漏極通過(guò)金屬(6)連接到i/o端口或電源端口，這四個(gè)nmos的柵極，源極通過(guò)金屬連接到地。

如圖3所示是它的截面圖，5a和4a分別形成寄生晶體管t1的發(fā)射極和集電極，t1的基極通過(guò)r1(襯底寄生電阻)接到襯底接觸，5b和4a分別形成寄生晶體管t2的發(fā)射極和集電極，t2的基極通過(guò)r2(襯底寄生電阻)接到襯底接觸，5b和4b分別形成寄生晶體管t3的發(fā)射極和集電極，t3的基極通過(guò)r3(襯底寄生電阻)接到襯底接觸，5c和4b分別形成寄生晶體管t4的發(fā)射極和集電極，t4的基極通過(guò)r4(襯底寄生電阻)接到襯底接觸，這四個(gè)nmos管的柵極、漏極、源極和襯底接觸都被silicide(7)覆蓋。

在i/o端口或電源端口出現(xiàn)正esd脈沖時(shí)，漏極和襯底寄生二極管雪崩擊穿，產(chǎn)生電子空穴，空穴流向襯底，形成襯底電流，t1～t4的發(fā)射極和集電極都一樣，流向襯底的電流都一樣，所以t1～t4的開(kāi)啟主要是受襯底電阻的影響，t2和t3更靠近中間，遠(yuǎn)離襯底接觸，襯底電阻更大，這導(dǎo)致t2和t3先開(kāi)啟，t1和t4后開(kāi)啟，隨著esd電流的增加可能出現(xiàn)t2和t3已經(jīng)燒壞，t1和t4沒(méi)有開(kāi)啟的現(xiàn)象，這種開(kāi)啟不均勻的現(xiàn)象造成esd保護(hù)器件能力下降。

即使很大的mos管，如果不改善導(dǎo)通均勻性的問(wèn)題，它的esd防護(hù)能力，也不會(huì)有所提高。改善指狀mos均勻?qū)ǖ姆椒ㄓ泻芏?，比如降低esd保護(hù)器件的觸發(fā)電壓，或提高esd保護(hù)器件的失效電壓等。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的首要目的，在于提供一種改善esd保護(hù)器件均勻?qū)ǖ姆椒?，以增加其esd保護(hù)能力。

發(fā)明之一為：并聯(lián)排列的多個(gè)nmos管，所述nmos管的柵極，源極和襯底接地，漏極接i/o端口或電源端口，所述的nmos管的柵極被silicide阻擋層蓋住，沒(méi)有silicide，使得柵極寄生電阻增加，柵極和漏極存在寄生電容。

當(dāng)i/o端口或電源端口出現(xiàn)正的esd脈沖時(shí)，寄生電阻和寄生電容，使得柵極電壓耦合到高電位，使得nmos管導(dǎo)通，增加了漏極到p阱的襯底電流，降低了寄生npn的觸發(fā)電壓，使得多指nmos管可以同時(shí)導(dǎo)通放電。

發(fā)明之二為：并聯(lián)排列的多個(gè)pmos管，所述pmos管的柵極，源極和襯底接i/o端口或電源端口，漏極接地，所述的pmos管的柵極被silicide阻擋層蓋住，沒(méi)有silicide，使得柵極寄生電阻增加，柵極和漏極存在寄生電容。

當(dāng)i/o端口或電源端口出現(xiàn)正的esd脈沖時(shí)，寄生電阻和寄生電容，使得柵極電壓耦合到低電位，使得pmos管導(dǎo)通，增加了漏極到n阱的襯底電流，降低了寄生pnp的觸發(fā)電壓，使得多指pmos管可以同時(shí)導(dǎo)通放電。

與現(xiàn)有技術(shù)相比，本發(fā)明有如下優(yōu)點(diǎn)：

并聯(lián)排列的多個(gè)mos管的柵極被silicide阻擋層蓋住，沒(méi)有silicide，形成很大的柵極寄生電阻，并利用mos管的柵極和漏極寄生電容，組成寄生的esd輔助觸發(fā)電路，對(duì)于nmos管組成高通濾波器，對(duì)于pmos管組成低通濾波器。在出現(xiàn)正的esd脈沖時(shí)，寄生電阻和寄生電容，使得柵極電壓耦合到一個(gè)非零電位，進(jìn)而使得mos管導(dǎo)通，降低了寄生晶體管的觸發(fā)電壓，使得esd保護(hù)器件的導(dǎo)通均勻性變好，esd防護(hù)能力得到提高。

附圖說(shuō)明

下面結(jié)合附圖，對(duì)本發(fā)明進(jìn)行詳細(xì)描述

圖1現(xiàn)有的基于nmos管的esd保護(hù)器件原理圖；

圖2現(xiàn)有的基于nmos管的esd保護(hù)器件版圖示意圖；

圖3現(xiàn)有的基于nmos管的esd保護(hù)器件版圖橫截面圖；

圖4基于nmos管的esd保護(hù)器件電壓-電流測(cè)試圖；

圖5本專(zhuān)利描述的基于nmos管的esd保護(hù)器件原理圖；

圖6本專(zhuān)利描述的基于nmos管的esd保護(hù)器件版圖示意圖；

圖7本專(zhuān)利描述的基于nmos管的esd保護(hù)器件版圖截面圖；

圖8本專(zhuān)利描述的基于pmos管的esd保護(hù)器件原理圖；

具體實(shí)施方式

為使本發(fā)明的上述目的、特點(diǎn)和優(yōu)點(diǎn)能更明顯易理解，下文特例舉較佳實(shí)施例，并配合所附圖示，做詳細(xì)說(shuō)明如下：

基于nmos管的esd保護(hù)器件電壓-電流測(cè)試圖如圖4所示，黑色曲線(xiàn)為現(xiàn)有的基于nmos管的esd保護(hù)器件的電壓-電流測(cè)試曲線(xiàn)，當(dāng)i/o端口或電源端口出現(xiàn)正的esd脈沖時(shí)，在vt1之前，esd保護(hù)器件不會(huì)導(dǎo)通，只有微小的漏電，隨著esd能量的增加，nmos的漏極和襯底寄生pn結(jié)發(fā)生雪崩擊穿，產(chǎn)生電子空穴，空穴流向襯底，由于存在襯底寄生電阻，寄生晶體管被觸發(fā)，觸發(fā)電壓為vt1，隨后出現(xiàn)負(fù)阻現(xiàn)象，esd保護(hù)器件上的電壓下降到vh，隨著esd能量的繼續(xù)增加，esd保護(hù)器件開(kāi)始泄放esd電荷，直到(vt2，it2)，如果vt2等于vt1，或vt2小于vt1，就會(huì)出現(xiàn)導(dǎo)通均勻性問(wèn)題。

本實(shí)施例提供的方法，使得vt1降低到vt1’，如圖1中的紅色曲線(xiàn)，使得并聯(lián)排列的多個(gè)nmos都能導(dǎo)通。如圖5所示是本專(zhuān)利描述的基于nmos管的esd保護(hù)器件原理圖，其中cgd為柵極和漏極寄生電容，rg為柵極寄生電阻。如圖6所示是本專(zhuān)利描述的基于nmos管的esd保護(hù)器件版圖示意圖，以四個(gè)nmos為例進(jìn)行說(shuō)明，這四個(gè)nmos的柵極分別是3a，3b，3c，3d。3a對(duì)應(yīng)nmos的漏極和3b對(duì)應(yīng)nmos的漏極共用(4a)，3c對(duì)應(yīng)nmos的漏極和3d對(duì)應(yīng)nmos的漏極共用(4b)，3b對(duì)應(yīng)nmos的源極和3c對(duì)應(yīng)nmos的源極共用(5b)，這四個(gè)nmos的漏極通過(guò)金屬(6)連接到i/o端口或電源端口，關(guān)鍵是這四個(gè)nmos的柵極被silicide阻擋層(8)蓋住，沒(méi)有silicide。

如圖7所示是本專(zhuān)利描述的基于nmos管的esd保護(hù)器件版圖截面圖，5a和4a分別形成寄生晶體管t1的發(fā)射極和集電極，t1的基極通過(guò)r1(襯底寄生電阻)接到襯底接觸，5b和4a分別形成寄生晶體管t2的發(fā)射極和集電極，t2的基極通過(guò)r2(襯底寄生電阻)接到襯底接觸，5b和4b分別形成寄生晶體管t3的發(fā)射極和集電極，t3的基極通過(guò)r3(襯底寄生電阻)接到襯底接觸，5c和4b分別形成寄生晶體管t4的發(fā)射極和集電極，t4的基極通過(guò)r4(襯底寄生電阻)接到襯底接觸。關(guān)鍵是沒(méi)有被silicide阻擋層(8)蓋住的漏極和源極部分區(qū)域有silicide(7)。

因?yàn)閟ilicide的方塊電阻很小，所以柵極沒(méi)有silicide的情況下，柵極上的寄生電阻很大，如圖5所示rg，又由于柵極和漏極存在寄生電容cgd，當(dāng)rg和cgd組成的濾波電路的時(shí)間常數(shù)大于10ns后，可以起到輔助觸發(fā)寄生npn的作用，時(shí)間常數(shù)越大，輔助觸發(fā)的效果越明顯，當(dāng)i/o端口或電源端口出現(xiàn)正的esd脈沖時(shí)，cgd和rg組成高通濾波器，使得柵極耦合得到高電位，使得nmos導(dǎo)通，不必等到漏極和襯底pn結(jié)的雪崩擊穿電壓才觸發(fā)，因此降低了esd保護(hù)器件的觸發(fā)電壓，改善了esd保護(hù)器件均勻?qū)ㄐ裕岣吡薳sd防護(hù)能力，并且沒(méi)有占用額外的面積。

基于pmos的esd保護(hù)器件的原理圖如圖8所示，因?yàn)楦纳苹趐mos的esd保護(hù)器件導(dǎo)通均勻性的方法和改善基于nmos的esd保護(hù)器件導(dǎo)通均勻性的方法類(lèi)似，都是利用沒(méi)有silicide的柵極寄生電阻rg和柵漏寄生電容cgd，使得mos導(dǎo)通，輔助觸發(fā)寄生晶體管，降低觸發(fā)電壓，不再贅述。

注意，在本文件中使用的任何術(shù)語(yǔ)不應(yīng)當(dāng)被認(rèn)為限制本發(fā)明的范圍。本領(lǐng)域的技術(shù)人員將理解，本發(fā)明并不限于上述的實(shí)施例，并且不脫離由所附權(quán)利要求書(shū)定義的本發(fā)明的范圍，可以做出很多修改和增加。