本發(fā)明涉及半導體功率器件，更具體地，本發(fā)明涉及了一種帶溝槽陣列和空腔的碳化硅襯底結(jié)構(gòu)。

背景技術(shù)：

近年來國際上對節(jié)能減排越來越重視，這對大型電力電子設(shè)備的損耗控制和效率提升提出了更高的要求。作為電力電子設(shè)備的重要組成部分，半導體功率器件受到了業(yè)界的廣泛關(guān)注。減小半導體功率器件的導通電阻是提升電力電子設(shè)備的效率的重要手段。

伴隨半導體功率器件不斷發(fā)展，器件性能逐漸提高。碳化硅材料作為新型寬禁帶半導體材料，應用在功率器件上預計可以在同樣擊穿電壓的情況下進一步降低導通電阻。進一步地，隨著對器件結(jié)構(gòu)、外延層參數(shù)的逐步優(yōu)化，碳化硅功率器件的外延層電阻逐漸減小而襯底電阻逐漸占據(jù)了器件總電阻的重要部分。為進一步減小碳化硅功率器件的導通電阻，減小碳化硅襯底電阻是一種有效的方法。

傳統(tǒng)減小襯底電阻的技術(shù)手段是襯底減薄技術(shù)。然而襯底減薄技術(shù)對于器件制造商的工藝能力提出了較高的要求。

襯底減薄這步工藝本身就較為困難，不是所有功率半導體制造商都能實現(xiàn)。減薄之后的后續(xù)工藝實施，涉及到夾片，傳輸，劃片，對功率半導體制造商來說也是較大的技術(shù)挑戰(zhàn)。對于制備碳化硅功率器件來說，襯底減薄工藝難度更是大大增加。一方面與傳統(tǒng)硅材料相比，碳化硅材料的硬度更高，與此同時易碎性增加。另一方面，減薄工藝是在歐姆接觸之前完成，然而對于碳化硅器件的制備來說，要形成歐姆接觸需要進行高溫退火，所以很多正面工藝是在歐姆接觸之后再進行，也就是在減薄工藝之后。這表明，器件制備有大量工藝是在薄片狀態(tài)下進行，大大增加了碎片可能性。因此用普通的工藝線是很難完成碳化硅襯底減薄工藝的。

技術(shù)實現(xiàn)要素：

為了解決背景技術(shù)中存在問題，本發(fā)明提出了一種帶溝槽陣列和空腔的碳化硅襯底結(jié)構(gòu)，既能減小襯底電阻又能與普通工藝線相兼容的碳化硅功率器件結(jié)構(gòu)。

為了實現(xiàn)上述發(fā)明目的，本發(fā)明采用以下的技術(shù)方案：

包括碳化硅襯底，包括襯底頂面和襯底底面；襯底頂面上生長碳化硅外延層，襯底底面與金屬疊層相連。

包括設(shè)置在碳化硅襯底底面的溝槽陣列；

包括覆蓋在碳化硅襯底和溝槽陣列底面的金屬疊層，金屬疊層帶有空腔。

其中，所述的金屬疊層包括：

包括第一層金屬，覆蓋在襯底底面和溝槽陣列底面；

包括第二層金屬，上表面與第一層金屬底面相連，下表面在溝槽陣列處形成空腔，下表面通過焊接提供外部封裝電氣連接，溝槽陣列處的第二層金屬包圍的空腔充滿空氣。

金屬疊層一共兩層，每一層選擇的金屬電阻率限定在1×10^-5ω·cm以內(nèi)。

所述的第一層金屬與碳化硅襯底形成歐姆接觸層金屬。

所述的溝槽陣列為開設(shè)在襯底底面上陣列均布的多個溝槽。

本發(fā)明人研究發(fā)現(xiàn)單個溝槽的半徑和溝槽陣列在半導體底面p2上的面積占比對于工藝可行性有較大影響。如果單個溝槽半徑太大或者溝槽陣列太密集，在后續(xù)工藝過程中，容易發(fā)生碎片。本發(fā)明限定所述溝槽陣列所占據(jù)襯底底面的面積和原襯底底面總面積(指的是未開設(shè)溝槽陣列之前的總面積)之間的比例小于或等于1/2并且大于1/100。溝槽陣列所占襯底底面的面積指的是所有溝槽占據(jù)襯底底面所在平面的面積的總和。

所述溝槽的深度最深是距襯底頂面距離為100微米。

所述的溝槽為凹孔或者凹槽結(jié)構(gòu)。各個溝槽的形狀可以相同可以不同。

優(yōu)選地，單個溝槽占據(jù)襯底底面的形狀可以是任意形狀。優(yōu)選地，為圓形，且圓的半徑小于100微米。

所述溝槽陣列中的溝槽陣列方式為對齊網(wǎng)格式或者交錯網(wǎng)格式。

所述第一層金屬選用鎳或者鈦的金屬，且厚度小于500nm。

所述第二層金屬選用銀、鈦或者鎢的金屬，厚度不低于100nm且不大于2微米。

所述碳化硅襯底為n型襯底或者p型襯底。

本發(fā)明是通過在襯底底面設(shè)置溝槽陣列，并結(jié)合在溝槽陣列底面設(shè)置的第一層金屬與碳化硅襯底之間形成的歐姆接觸，實現(xiàn)減小襯底電阻，進而減少了導通電阻。

本發(fā)明的有益效果是：

本發(fā)明采用的金屬電阻率比sic襯底層的電阻率低很多，可以提供低很多的襯底層電阻。

本發(fā)明免去了襯底減薄這一工藝，并且在后續(xù)的工藝中，碳化硅圓片保持了正常的厚度，這樣即使使用普通的工藝線，發(fā)生碎片的幾率也大大降低。

另外，本發(fā)明中，溝槽陣列并未被完全填滿，是存在空腔的。在后續(xù)的封裝工藝中，器件襯底面是焊接在銅層上的。對于普通襯底結(jié)構(gòu)來說，在熱循環(huán)測試或者實際使用中，由于半導體和銅的熱膨脹系數(shù)的不同，會產(chǎn)生較大的熱應力導致器件翹曲甚至脫落。而對于本發(fā)明提供的結(jié)構(gòu)來說，由于襯底面和銅的接觸面積減少了，熱循環(huán)中產(chǎn)生的應力會相應的減少，并可以在溝槽空腔內(nèi)有一定程度的釋放。因此本發(fā)明能緩解器件在熱循環(huán)過程中的翹曲或脫落。

綜上，通過本發(fā)明能夠?qū)崿F(xiàn)既能減小襯底電阻又能與普通工藝線相兼容的碳化硅功率器件結(jié)構(gòu)。另外，本發(fā)明也能緩解在熱循環(huán)或?qū)嶋H使用過程中存在的熱應力問題。

附圖說明

圖1是溝槽陣列與金屬疊層結(jié)構(gòu)的截面示意圖；

圖2是本發(fā)明實施例1的碳化硅器件的截面示意圖；

圖3是本發(fā)明實施例1的碳化硅器件的仰視圖；

圖4是本發(fā)明實施例2的碳化硅器件的仰視圖；

圖5是本發(fā)明實施例3的碳化硅器件的仰視圖；

圖6是本發(fā)明實施例4的碳化硅器件的仰視圖；

圖7是本發(fā)明實施例1的碳化硅器件的仿真截面圖；

圖8是本發(fā)明實施例1的碳化硅器件的仿真截面圖。

圖中：碳化硅襯底1，溝槽陣列2，第一層金屬3，第二層金屬5，碳化硅外延層6，重摻雜區(qū)7，鈍化層8，肖特基勢壘金屬9；襯底頂面p1、襯底底面p2。

具體實施方式

下面結(jié)合附圖對本發(fā)明做進一步說明。

如圖1所示，本發(fā)明所述的碳化硅功率結(jié)構(gòu)包括碳化硅襯底1，第一類型半導體；襯底頂面p1；襯底底面p2；溝槽陣列2；第一層金屬3；第二層金屬5。襯底頂面p1上為碳化硅外延層，碳化硅襯底1有頂面p1和底面p2，其頂面p1與碳化硅外延層連接。

碳化硅襯底底面p2上有溝槽陣列2、在溝槽陣列2中填充的是金屬疊層，與此同時在溝槽臺面上淀積上相應的金屬。溝槽陣列2是在襯底底面p2上通過干法刻蝕或者濕法腐蝕得到。

填槽的第一層金屬3，上表面與襯底底面p2、溝槽2相連，并與碳化硅襯底1形成歐姆接觸，第一層金屬3是厚度均勻的金屬層。

第二層金屬5，上表面與第一層金屬3的一部分相連，即在非溝槽陣列處的第一層金屬3下表面和第二層金屬5上表面接觸，溝槽陣列處的第一層金屬3下表面和第二層金屬5上表面之間形成空腔，下表面是平整平面并可通過焊接提供與封裝的穩(wěn)定電氣連接。

本實施例如下：

實施例1

圖2是碳化硅結(jié)勢壘肖特基二極管的截面示意圖，其中該二極管采用了本發(fā)明提供的襯底結(jié)構(gòu)。包括碳化硅襯底1，在此實施例中為n型碳化硅材料；襯底頂面p1；襯底底面p2；溝槽陣列2；第一層金屬3；第二層金屬5；碳化硅外延層6，在此實施例中為n型半導體；重摻雜區(qū)7，在此實施例中為p型半導體；鈍化層8；肖特基勢壘金屬9。

圖3是該器件在刻蝕完溝槽陣列后的仰視圖。在此實施例中，所有溝槽呈網(wǎng)格狀分布，每一行的溝槽都在同樣的列位置。在此實施例中，溝槽陣列占襯底底面p2總面積的接近1/5。

該器件可能的制造工藝包括如下步驟。

第一步，在n型襯底1上方按照漂移區(qū)的濃度設(shè)計外延生長產(chǎn)生需要的n型外延層；

第二步，在n型外延6上利用離子注入或擴散方式或其他方式摻入高濃度p型摻雜形成p型重摻雜區(qū)7，注入深度約0.5微米；并通過高溫離子注入退火激活注入的離子。

第三步，在n型襯底1的底面p2進行刻蝕得到溝槽陣列2，溝槽深度200微米。

第四步，在溝槽陣列2中濺射金屬，形成金屬疊層3、5。第一層金屬3為鎳金屬且厚度為100nm；第二層金屬5為銀金屬且厚度為1微米；利用歐姆接觸退火，使第一層金屬3和n型襯底1形成歐姆接觸。

第四步，在外延層上淀積金屬，并將金屬圖形化，形成肖特基勢壘金屬9并以此定義出器件有源區(qū)。

第五步，在器件上方繼續(xù)淀積鈍化層，并將鈍化層開孔，獲得陽極電極。

下面定量比較現(xiàn)有普通襯底結(jié)構(gòu)和采用本實施例襯底結(jié)構(gòu)的比導通電阻。

對于常見的碳化硅襯底，厚度在350微米左右，電阻率在～2×10^-2ω·cm左右。即是0.7mω·cm²左右的比導通電阻。

如果采用本實施例結(jié)構(gòu)，并在實施中溝槽深度為200微米，溝槽陣列截面面積為襯底層底面p2總面積的1/5。第一層金屬選用鎳，厚度100nm。第二層金屬銀，厚度1微米。

如果只考慮溝槽底面導電，襯底層1剩下150微米的區(qū)域比導通電阻為0.3mω·cm²。

考慮電流通過金屬疊層的電阻為：第一層金屬為鎳，鎳的電阻率為69.3×10^-7ω·cm左右，比導通電阻為3.465×10^-10ω·cm²；第二層金屬為銀，銀的電阻率為15.9×10^-7ω·cm左右，比導通電阻為7.95×10^-10ω·cm²；根據(jù)上述計算，采用本實施例襯底層結(jié)構(gòu)的比導通電阻在0.3mω·cm²左右?？梢钥吹?，本實施例可以在襯底層厚度不變的情況下，減小一倍多的襯底層電阻。

下面通過仿真驗證本實施例的優(yōu)勢。普通襯底結(jié)構(gòu)的仿真見圖7、本實施例的仿真見圖8，電流流動線也一并標記在圖中了。由于襯底層遠遠厚于外延層，所以圖中大部分區(qū)域是襯底層?？梢钥吹綄τ谄胀ńY(jié)構(gòu)，電流需要通過整個襯底層，電阻較大。而對于本實施例中的結(jié)構(gòu)來說，盡管電流最開始也會通過一部分襯底，但是當電流到達溝槽陣列最深處時，電流會匯聚到溝槽處，然后在覆蓋在溝槽陣列的金屬中流動。這是因為金屬的電阻率遠遠小于襯底層。也正是因為這個原因，本實施例中的結(jié)構(gòu)的襯底電阻比普通結(jié)構(gòu)的襯底電阻小0.39mω·cm²左右。

實施例2

圖2是碳化硅結(jié)勢壘二極管的截面示意圖，其中該二極管采用了本發(fā)明提供的襯底結(jié)構(gòu)。包括碳化硅襯底1，在此實施例中為n型碳化硅材料；襯底頂面p1；襯底底面p2；溝槽陣列2；歐姆接觸層金屬3；焊接層金屬5；碳化硅外延層6，在此實施例中為n型半導體；重摻雜區(qū)7，在此實施例中為p型半導體；鈍化層8；肖特基勢壘金屬9。

圖4是該器件在刻蝕完溝槽陣列后的仰視圖。在此實施例中，所有溝槽呈網(wǎng)格狀分布，相鄰兩行溝槽的列位置是相互交錯的。在此實施例中，溝槽陣列占襯底底面p2總面積的接近1/5。

該器件可能的制造工藝包括如下步驟。

第一步，在n型襯底1上方按照漂移區(qū)的濃度設(shè)計外延生長產(chǎn)生需要的n型外延層；

第二步，在n型外延6上利用離子注入或擴散方式或其他方式摻入高濃度p型摻雜形成p型重摻雜區(qū)7，注入深度約0.5微米；并通過高溫離子注入退火激活注入的離子。

第三步，在n型襯底1的底面p2進行刻蝕得到溝槽陣列2，溝槽深度200微米。

第四步，在溝槽陣列2中濺射金屬，形成金屬疊層3、5。第一層金屬3為鎳金屬且厚度為100nm；第二層金屬5為銀金屬且厚度為1微米；利用歐姆接觸退火，使第一層金屬3和n型襯底1形成歐姆接觸。

第四步，在外延層上淀積金屬，并將金屬圖形化，形成肖特基勢壘金屬9并以此定義出器件有源區(qū)。

第五步，在器件上方繼續(xù)淀積鈍化層，并將鈍化層開孔，獲得陽極電極。

實施例3

圖2是碳化硅結(jié)勢壘二極管的截面示意圖，其中該二極管采用了本發(fā)明提供的襯底結(jié)構(gòu)。包括碳化硅襯底1，在此實施例中為n型碳化硅材料；襯底頂面p1；襯底底面p2；溝槽陣列2；歐姆接觸層金屬3；焊接層金屬5；碳化硅外延層6，在此實施例中為n型半導體；重摻雜區(qū)7，在此實施例中為p型半導體；鈍化層8；肖特基勢壘金屬9。

圖5是該器件在刻蝕完溝槽陣列后的仰視圖。在此實施例中，所有溝槽呈蜂窩狀分布。在此實施例中，溝槽陣列占襯底底面p2總面積的接近1/5。

器件可以采用的制造工藝包括如下步驟。

第一步，在n型襯底1上方按照漂移區(qū)的濃度設(shè)計外延生長產(chǎn)生需要的n型外延層；

第二步，在n型外延6上利用離子注入或擴散方式或其他方式摻入高濃度p型摻雜形成p型重摻雜區(qū)7，注入深度約0.5微米；并通過高溫離子注入退火激活注入的離子。

第三步，在n型襯底1的底面p2進行刻蝕得到溝槽陣列2，溝槽深度150微米。

第四步，在溝槽陣列2中濺射金屬，形成金屬疊層3、5。第一層金屬3為鈦金屬且厚度為50nm；第二層金屬5為銀金屬且厚度為1微米；利用歐姆接觸退火，使第一層金屬3和n型襯底1形成歐姆接觸。

第四步，在外延層上淀積金屬，并將金屬圖形化，形成肖特基勢壘金屬9并以此定義出器件有源區(qū)。

第五步，在器件上方繼續(xù)淀積鈍化層，并將鈍化層開孔，獲得陽極電極。

下面定量比較現(xiàn)有普通襯底結(jié)構(gòu)和采用本實施例襯底結(jié)構(gòu)的比導通電阻。

對于常見的碳化硅襯底，厚度在350微米左右，電阻率在～2×10^-2ω·cm左右。即是0.7mω·cm²左右的比導通電阻。

如果采用本實施例結(jié)構(gòu)，并在實施中溝槽深度為150微米，溝槽陣列截面面積為襯底層底面p2總面積的1/5。第一層金屬選用鈦，厚度100nm。第二層金屬銀，厚度1微米。如果只考慮溝槽底面導電，襯底層1剩下200微米的區(qū)域比導通電阻為0.4mω·cm²?？紤]電流通過金屬疊層的電阻為：第一層金屬為鈦，鈦的電阻率為420×10^-7ω·cm左右，比導通電阻為2.1×10^-9ω·cm²；第二層金屬為銀，銀的電阻率為15.9×10^-7ω·cm左右，比導通電阻為7.95×10^-10ω·cm²；可以計算得到采用本實施例襯底層結(jié)構(gòu)的比導通電阻在0.4mω·cm²左右?？梢钥吹?，本實施例可以在襯底層厚度不變的情況下，減小接近一半的的襯底層電阻。

實施例4

圖2是碳化硅結(jié)勢壘二極管的截面示意圖，其中該二極管采用了本發(fā)明提供的襯底結(jié)構(gòu)。包括碳化硅襯底1，在此實施例中為n型碳化硅材料；襯底頂面p1；襯底底面p2；溝槽陣列2；歐姆接觸層金屬3；焊接層金屬5；碳化硅外延層6，在此實施例中為n型半導體；重摻雜區(qū)7，在此實施例中為p型半導體；鈍化層8；肖特基勢壘金屬9。

圖6是該器件在刻蝕完溝槽陣列后的仰視圖。在此實施例中，所有溝槽呈條狀單排分布。在此實施例中，溝槽陣列占襯底底面p2總面積的接近1/5。

器件可以采用的制造工藝包括如下步驟。

第一步，在n型襯底1上方按照漂移區(qū)的濃度設(shè)計外延生長產(chǎn)生需要的n型外延層；

第二步，在n型外延6上利用離子注入或擴散方式或其他方式摻入高濃度p型摻雜形成p型重摻雜區(qū)7，注入深度約0.5微米；并通過高溫離子注入退火激活注入的離子。

第三步，在n型襯底1的底面p2進行刻蝕得到溝槽陣列2，溝槽深度200微米。

第四步，在溝槽陣列2中濺射金屬，形成金屬疊層3、5。第一層金屬3為鎳金屬且厚度為100nm；第二層金屬5為銀金屬且厚度為1微米；利用歐姆接觸退火，使第一層金屬3和n型襯底1形成歐姆接觸。

第四步，在外延層上淀積金屬，并將金屬圖形化，形成肖特基勢壘金屬9并以此定義出器件有源區(qū)。

第五步，在器件上方繼續(xù)淀積鈍化層，并將鈍化層開孔，獲得陽極電極。

由此可見，通過本發(fā)明能夠?qū)崿F(xiàn)既能減小襯底電阻又能與普通工藝線相兼容的碳化硅功率器件結(jié)構(gòu)，也能緩解在熱循環(huán)或?qū)嶋H使用過程中存在的熱應力問題，具有其突出顯著的技術(shù)效果。