本發(fā)明涉及半導(dǎo)體測試技術(shù)，尤其涉及一種測試結(jié)構(gòu)及其布設(shè)方法。

背景技術(shù)：

隨著對集成電路低單位面積成本的追求和特殊功能結(jié)構(gòu)的需要，逐漸出現(xiàn)了cup(circuitunderpad，焊盤下部電路)的結(jié)構(gòu)設(shè)計，該結(jié)構(gòu)設(shè)計的是將mos晶體管等有源器件放置于焊盤下以達(dá)到節(jié)省面積的目的。采用標(biāo)準(zhǔn)制程制作的晶圓，在芯片之間的劃片道上會設(shè)置用于測試的測試結(jié)構(gòu)(testkey)，而晶圓允收測試是晶圓出廠前對測試結(jié)構(gòu)的測試。由于探針針痕產(chǎn)生的應(yīng)力會引起cup的電性參數(shù)漂移(如閾值電壓，飽和漏電流)，會導(dǎo)致測試結(jié)構(gòu)的測試穩(wěn)定性變差。故晶圓允收測試中通常會盡量避免cup結(jié)構(gòu)引起的誤差。

當(dāng)前晶圓允收測試中所有的針痕位置的檢查均由人工操作完成，存在人為判斷差異，沒有系統(tǒng)管控，不能及時發(fā)現(xiàn)問題；雖然現(xiàn)有技術(shù)中存在一些測試方法，但是這些測試方法需要通過額外的工序完成。

技術(shù)實現(xiàn)要素：

針對上述問題，本發(fā)明提出了一種測試結(jié)構(gòu)，應(yīng)用于晶片允收測試過程，包括：

多個焊盤；

下部電路；

每個所述焊盤底部分別設(shè)置有一個所述下部電路；

所述焊盤包括一第一焊盤，一第二焊盤，一第三焊盤和多個第四焊盤；

每個所述下部電路包括數(shù)量相同且按方位分布的多個nmos晶體管；

第一組連線，將所有所述nmos晶體管的源極并聯(lián)至所述第一焊盤上；

第二組連線，將所有所述nmos晶體管的襯底并聯(lián)至所述第二焊盤上；

第三組連線，將所有所述nmos晶體管的柵極并聯(lián)至所述第三焊盤上；

第四組連線，將相同位置上的所述nmos晶體管的漏極并聯(lián)至一個所述第四焊盤上，并且不同位置的所述nmos晶體管對應(yīng)不同的所述第四焊盤。

上述的測試結(jié)構(gòu)，其中，還包括：

層疊的多個介質(zhì)層，每個所述焊盤位于處于頂層的所述介質(zhì)層中，每個所述下部電路位于處于底層的所述介質(zhì)層的底部；

互連金屬，填埋于所述介質(zhì)層中，層間相鄰的所述互連金屬通過通孔相連；

所述第一組連線，所述第二組連線，所述第三組連線和所述第四組連線分別通過層疊的所述通孔和所述互連金屬形成。

上述的測試結(jié)構(gòu)，其中，所述焊盤為鋁制焊盤。

上述的測試結(jié)構(gòu)，其中，每個所述下部電路中包括第一nmos晶體管，第二nmos晶體管，第三nmos晶體管，第四nmos晶體管和第五nmos晶體管；

所述第一nmos晶體管設(shè)置于所述焊盤的中間位置，所述第二nmos晶體管，所述第三nmos晶體管，所述第四nmos晶體管和所述第五nmos晶體管分別分布于所述第一nmos晶體管的上側(cè)，下側(cè)，左側(cè)和右側(cè)。

上述的測試結(jié)構(gòu)，其中，所述焊盤的數(shù)量大于或等于8個。

一種測試結(jié)構(gòu)的布設(shè)方法，應(yīng)用于晶片允收測試過程，包括：

步驟s1，設(shè)置多個焊盤并于每個所述焊盤底部設(shè)置一個下部電路，所述焊盤包括一第一焊盤，一第二焊盤，一第三焊盤和多個第四焊盤；

步驟s2，于每個所述下部電路中設(shè)置數(shù)量相同且按方位分布的多個nmos晶體管；

步驟s3，采用第一組連線將所有所述nmos晶體管的源極并聯(lián)至所述第一焊盤上；

采用第二組連線將所有所述nmos晶體管的襯底并聯(lián)至所述第二焊盤上；

采用第三組連線將所有所述nmos晶體管的柵極并聯(lián)至所述第三焊盤上；

采用第四組連線將相同位置上的所述nmos晶體管的漏極并聯(lián)至一個所述第四焊盤上，并且不同位置的所述nmos晶體管對應(yīng)不同的所述第四焊盤。

上述的布設(shè)方法，其中，具體地還包括：

制備層疊的多個介質(zhì)層，將每個所述焊盤制備于頂層的所述介質(zhì)層中，并且將每個所述下部電路制備于底層的所述介質(zhì)層的底部；

制備互連金屬填埋于所述介質(zhì)層中，采用通孔將層間相鄰的所述互連金屬相連；

所述第一組連線，所述第二組連線，所述第三組連線和所述第四組連線分別通過層疊的所述通孔和所述互連金屬形成。

上述的布設(shè)方法，其中，所述焊盤為鋁制焊盤。

上述的布設(shè)方法，其中，每個所述下部電路中包括第一nmos晶體管，第二nmos晶體管，第三nmos晶體管，第四nmos晶體管和第五nmos晶體管；

所述第一nmos晶體管設(shè)置于所述焊盤的中間位置，所述第二nmos晶體管，所述第三nmos晶體管，所述第四nmos晶體管和所述第五nmos晶體管分別分布于所述第一nmos晶體管的上側(cè)，下側(cè)，左側(cè)和右側(cè)。

上述的布設(shè)方法，其中，所述焊盤的數(shù)量大于或等于8個。

有益效果：本發(fā)明提出的測試結(jié)構(gòu)及其布設(shè)方法能夠同時測試多個測試結(jié)構(gòu)，并分析下部電路中處于不同方位的nmos晶體管的漏極電流變化情況，最終定位到探針卡上扎針位置的偏移方向。

附圖說明

圖1為本發(fā)明一實施例中測試結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖2為本發(fā)明一實施例中測試結(jié)構(gòu)的縱向剖視圖；

圖3為本發(fā)明一實施例中測試結(jié)構(gòu)的布設(shè)方法的流程示意圖；

圖4為本發(fā)明一實施例中從測試結(jié)構(gòu)中獲得的漏極電流大小分布圖；

圖5為本發(fā)明一實施例中從測試結(jié)構(gòu)分析得到的中間位置的晶體管產(chǎn)生的特性變化；

圖6為本發(fā)明一實施例中從測試結(jié)構(gòu)分析得到的右邊位置的晶體管產(chǎn)生的特性變化；

圖7為本發(fā)明一實施例中相同位置的不同針壓下的漏極曲線圖；

圖8為本發(fā)明一實施例中相同針壓下的不同位置的漏極曲線圖。

具體實施方式

下面結(jié)合附圖和實施例對本發(fā)明進(jìn)行進(jìn)一步說明。

在一個較佳的實施例中，如圖1所示，提出了一種測試結(jié)構(gòu)，應(yīng)用于晶片允收測試過程，包括：

多個焊盤10；

下部電路20；

每個焊盤10底部分別設(shè)置有一個下部電路20；

焊盤10包括一第一焊盤，一第二焊盤，一第三焊盤和多個第四焊盤(附圖中僅顯示有一個焊盤)；

每個下部電路20包括數(shù)量相同且按方位分布的多個nmos晶體管30；

第一組連線41，將所有nmos晶體管30的源極并聯(lián)至第一焊盤上；

第二組連線(附圖中未顯示)，將所有nmos晶體管30的襯底并聯(lián)至第二焊盤上；

第三組連線42，將所有nmos晶體管30的柵極并聯(lián)至第三焊盤上；

第四組連線43，將相同位置上的nmos晶體管30的漏極并聯(lián)至一個第四焊盤上，并且不同位置的nmos晶體管30對應(yīng)不同的第四焊盤。

具體地，可以是在常規(guī)的晶圓允收測試中加入一條新的測試結(jié)構(gòu)，其焊盤數(shù)10目與現(xiàn)有探針卡針腳數(shù)目保持一致，將5個nmos晶體管30歸為一組，并以“十字”陣列排布。按在“十字”陣列中的位置，將5個nmos晶體管30分別標(biāo)記為t(上側(cè))，b(下側(cè))，c(中間)，l(左側(cè))和r(右側(cè))，在每個焊盤10下面都放置一組這樣的“十字”陣列nmos晶體管30，從而形成cup結(jié)構(gòu)，若焊盤10的數(shù)量為n，此時晶體管30的數(shù)目一共為5n個，但是在同一位置上的晶體管30的數(shù)量為n個，此時，可以將同一位置上的晶體管30的漏極連接至相同的一個焊盤10上，比如將標(biāo)記為t的所有晶體管30的漏極連接至相同的一個焊盤10上，而標(biāo)記為b的所有晶體管30的漏極連接至另一個焊盤上(這里的焊盤統(tǒng)一用10進(jìn)行標(biāo)注，但應(yīng)注意焊盤的數(shù)量有多個)。

在一個較佳的實施例中，如圖2所示，還可以包括：

層疊的多個介質(zhì)層50，每個焊盤10位于處于頂層的介質(zhì)層50中，每個下部電路20位于處于底層的介質(zhì)層50的底部；

互連金屬51，填埋于介質(zhì)層中，層間相鄰的互連金屬51通過通孔52相連；

第一組連線41，第二組連線，第三組連線42和第四組連線43分別通過層疊的通孔52和互連金屬51形成。

具體地，第一組連線41可以包括第一組前端連線41a和第一組后端連線41b組成，其中第一組前端連線41a可以填埋于同一層介質(zhì)層50中，第一組后端連線41b可以填埋于不同于第一組前端連線41a所在的介質(zhì)層50的介質(zhì)層中；頂層的互連金屬51可以直接與處于其上方的焊盤10連接，底層的互連金屬51可以通過接觸孔53與處于其下方的襯底61/源極62/柵極63/漏極64電連接；第四組連線43可以包括第四組前端連線43a和第四組后端連線43b組成，其中第四組前端連線43a可以填埋于同一層介質(zhì)層50中，第四組后端連線43b可以填埋于不同于第四組前端連線43a所在的介質(zhì)層50的介質(zhì)層中。

在一個較佳的實施例中，焊盤10可以為鋁制焊盤。

在一個較佳的實施例中，如圖1所示，每個下部電路20中包括第一nmos晶體管21，第二nmos晶體管22，第三nmos晶體管23，第四nmos晶體管24和第五nmos晶體管25；

第一nmos晶體管21設(shè)置于焊盤10的中間位置，第二nmos晶體管22，第三nmos晶體管23，第四nmos晶體管24和第五nmos晶體管25分別分布于第一nmos晶體管21的上側(cè)，下側(cè)，左側(cè)和右側(cè)。

上述實施例中，優(yōu)選地，焊盤10的數(shù)量大于或等于8個。

除了上述的測試結(jié)構(gòu)，本發(fā)明還公開了一種測試結(jié)構(gòu)的布設(shè)方法，可以應(yīng)用于晶片允收測試過程，步驟可以如圖3所示，布設(shè)形成的測試結(jié)構(gòu)可以如圖1所示，包括：

步驟s1，設(shè)置多個焊盤10并于每個焊盤10底部設(shè)置一個下部電路20，焊盤10包括一第一焊盤，一第二焊盤，一第三焊盤和多個第四焊盤(附圖中僅顯示有一個焊盤)；

步驟s2，于每個下部電路20中設(shè)置數(shù)量相同且按方位分布的多個nmos晶體管30；

步驟s3，采用第一組連線41將所有nmos晶體管30的源極并聯(lián)至第一焊盤10上；

采用第二組連線將所有nmos晶體管30的襯底并聯(lián)至第二焊盤10上；

采用第三組連線42將所有nmos晶體管30的柵極并聯(lián)至第三焊盤上；

采用第四組連線43將相同位置上的nmos晶體管30的漏極并聯(lián)至一個第四焊盤上，并且不同位置的nmos晶體管30對應(yīng)不同的第四焊盤。

在一個較佳的實施例中，如圖2的結(jié)構(gòu)所示，具體地還可以包括：

制備層疊的多個介質(zhì)層50，將每個焊盤10制備于頂層的介質(zhì)層50中，并且將每個下部電路20制備于底層的介質(zhì)層50的底部；

制備互連金屬51填埋于介質(zhì)層50中，采用通孔52將層間相鄰的互連金屬51相連；

第一組連線41，第二組連線，第三組連線42和第四組連線43分別通過層疊的通孔52和互連金屬51形成。

具體地，第一組連線41可以包括第一組前端連線41a和第一組后端連線41b組成，其中第一組前端連線41a可以填埋于同一層介質(zhì)層50中，第一組后端連線41b可以填埋于不同于第一組前端連線41a所在的介質(zhì)層50的介質(zhì)層中；頂層的互連金屬51可以直接與處于其上方的焊盤10連接，底層的互連金屬51可以通過接觸孔53與處于其下方的襯底61/源極62/柵極63/漏極64電連接；第四組連線43可以包括第四組前端連線43a和第四組后端連線43b組成，其中第四組前端連線43a可以填埋于同一層介質(zhì)層50中，第四組后端連線43b可以填埋于不同于第四組前端連線43a所在的介質(zhì)層50的介質(zhì)層中。

在一個較佳的實施例中，焊盤10可以為鋁制焊盤。

在一個較佳的實施例中，如圖1所示，每個下部電路20中包括第一nmos晶體管21，第二nmos晶體管22，第三nmos晶體管23，第四nmos晶體管24和第五nmos晶體管25；

第一nmos晶體管21設(shè)置于焊盤10的中間位置，第二nmos晶體管22，第三nmos晶體管23，第四nmos晶體管24和第五nmos晶體管25分別分布于第一nmos晶體管21的上側(cè)，下側(cè)，左側(cè)和右側(cè)。

上述的實施例中，優(yōu)選地，焊盤10的數(shù)量大于或等于8個。

具體地，在測試階段可以是對一組焊盤進(jìn)行測試獲得一組數(shù)據(jù)。一組焊盤由一個第一焊盤，一個第二焊盤，一個第三焊盤和一個第四焊盤組成。此發(fā)明中存在多個第四焊盤，故存在多組焊盤；如圖4所示，是在管控階段對數(shù)據(jù)進(jìn)行分析后得到的某一組焊盤漏極電流的分布情況(即并聯(lián)nmos晶體管21，22，23，24，25中的一個)；如圖5所示，是在探針位于焊盤中心的時候，在應(yīng)力的影響下，晶體管特性的改變情況，其中可以看到中間的晶體管產(chǎn)生了明顯的特性改變，而圖6中則是探針位于焊盤中心偏右側(cè)的時候，右邊的晶體管產(chǎn)生改變；如圖7所示，在同一個方位的不同針壓下，-漏極電流呈現(xiàn)的曲線情況，可見針壓越高-漏極電流越大，下壓距離為45μm和55μm的兩條曲線幾乎重疊，但相比下壓距離為35μm時漏極電流在數(shù)值上略大一些；如圖8所示，在相同下壓距離下，針痕的偏移對漏極電流產(chǎn)生的影響，可見偏移會降低位于原扎針位置nmos晶體管的漏極電流，同時提高位于偏移方向nmos晶體管的漏極電流。

綜上所述，本發(fā)明提出的測試結(jié)構(gòu)及其布設(shè)方法能夠同時測試多個測試結(jié)構(gòu)，并分析下部電路中處于不同方位的nmos晶體管的漏極電流變化情況，最終定位到探針卡上扎針位置的偏移方向。通過說明和附圖，給出了具體實施方式的特定結(jié)構(gòu)的典型實施例，基于本發(fā)明精神，還可作其他的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實施例，然而，這些內(nèi)容并不作為局限。

對于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。