本公開涉及半導(dǎo)體器件，具體地，涉及制造半導(dǎo)體器件的方法和在半導(dǎo)體器件的制造期間測量半導(dǎo)體器件的電特性的方法以及由所述方法制造的半導(dǎo)體器件。

背景技術(shù)：

正在進(jìn)行研究以評估半導(dǎo)體器件的電特性和操作特性。例如，柵電極的閾值電壓(vth)或有效功函數(shù)是影響半導(dǎo)體器件的性能和產(chǎn)率的重要參數(shù)。為了在大規(guī)模生產(chǎn)的環(huán)境中提供對半導(dǎo)體器件的質(zhì)量控制的有效反饋，需要發(fā)展能夠在生產(chǎn)線環(huán)境中迅速且準(zhǔn)確地測量和評估柵電極的閾值電壓(vth)或有效功函數(shù)的新技術(shù)。

技術(shù)實(shí)現(xiàn)要素：

一些實(shí)施方式提供在半導(dǎo)體制造工藝中測量柵電極或柵極疊層電極的閾值電壓的方法、使用該方法制造半導(dǎo)體器件的方法以及由所述方法制造的半導(dǎo)體器件。

一些實(shí)施方式還提供能夠改善柵電極或柵極疊層電極的閾值電壓的測量精度的方法、使用該方法制造半導(dǎo)體器件的方法以及由所述方法制造的半導(dǎo)體器件。

根據(jù)一些實(shí)施方式，一種制造半導(dǎo)體器件的方法可以包括：分別在基板的有源區(qū)和測量區(qū)中形成第一鰭圖案和第二鰭圖案，測量區(qū)不同于有源區(qū)；形成配置為分別交叉第一鰭圖案和第二鰭圖案的第一柵電極和第二柵電極；以及測量第二柵電極的接觸電位差(vcpd)以根據(jù)測量的接觸電位差(vcpd)確定第一柵電極的閾值電壓。

根據(jù)一些實(shí)施方式，一種半導(dǎo)體器件可以包括：基板，具有有源區(qū)和測量區(qū)；第一鰭圖案和第二鰭圖案，分別設(shè)置在有源區(qū)和測量區(qū)中；絕緣層，具有第一溝槽和第二溝槽；以及第一柵電極和第二柵電極，設(shè)置在第一溝槽和第二溝槽中。第一鰭圖案和第二鰭圖案可以在第一方向上延伸，第一溝槽和第二溝槽可以形成為在不同于第一方向的第二方向上分別部分地暴露第一鰭圖案和第二鰭圖案。第一柵電極和第二柵電極可以在第二方向上延伸。每個(gè)第二柵電極可以包括功函數(shù)層和在功函數(shù)層上的低電阻層。功函數(shù)層可以具有相對于測量區(qū)的平面面積的85％-183％的有效面積比。

附圖說明

通過參照附圖詳細(xì)描述示例實(shí)施方式，特征將對于本領(lǐng)域技術(shù)人員變得明顯，在附圖中：

圖1示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的制造半導(dǎo)體器件的方法的流程圖。

圖2示出基板的平面圖，通過圖1的方法制造的半導(dǎo)體器件被集成在基板上。

圖3示出圖2的高電壓器件區(qū)和測試區(qū)的平面圖。

圖4示出沿圖3的線i-i'和ii-ii'截取的截面圖。

圖5示出圖3的第一鰭圖案和第二鰭圖案以及第一柵電極和第二柵電極的透視圖。

圖6示出形成圖1和圖5中的第一柵電極和第二柵電極的操作s20的詳細(xì)流程圖。

圖7至圖18示出圖6的形成第一柵電極和第二柵電極的階段的工藝截面圖。

圖19示出用于測量圖1的接觸電位差的測量設(shè)備的圖。

圖20示出圖19的開爾文探針和第二柵電極的截面圖。

圖21示出沿圖3的線iii-iii'截取的截面圖。

圖22示出測量精度對第二柵電極的功函數(shù)層的有效面積比的依賴性的圖形。

具體實(shí)施方式

圖1示出根據(jù)一些實(shí)施方式的制造半導(dǎo)體器件的方法的流程圖。

參照圖1，根據(jù)一些實(shí)施方式的制造半導(dǎo)體器件的方法可以包括：形成第一鰭圖案和第二鰭圖案(操作s10)；形成第一柵電極和第二柵電極(操作s20)；以及測量第二柵電極的接觸電位差(vcpd)以確定第一柵電極的閾值電壓(vth)(操作s30)。

圖2示出基板w，通過圖1的方法制造的半導(dǎo)體器件被集成在基板w上。

參照圖2，基板w可以包括器件區(qū)10和劃線區(qū)20?；鍂可以是或可以包括例如硅晶片或絕緣體上硅(soi)晶片。

器件區(qū)10可以是提供在半導(dǎo)體器件100中的有源區(qū)。每個(gè)器件區(qū)10可以具有例如矩形形狀的結(jié)構(gòu)。在一些實(shí)施方式中，每個(gè)器件區(qū)10可以包括高電壓器件區(qū)12和低電壓器件區(qū)16。

高電壓器件區(qū)12可以是其上集成高電壓器件的區(qū)域。例如，高電壓器件(例如供電電壓(powervoltage)單元、信號放大單元或應(yīng)用處理器(ap)單元)可以形成在高電壓器件區(qū)12上。

低電壓器件區(qū)16可以是其上集成低電壓器件的區(qū)域。低電壓器件可以具有低于高電壓器件的操作電壓的操作電壓。例如，低電壓器件區(qū)16可以包括數(shù)據(jù)存儲(chǔ)單元。

劃線區(qū)20可以限定器件區(qū)10。器件區(qū)10可以通過劃線區(qū)20彼此分離。在一些實(shí)施方式中，劃線區(qū)20可以包括測試區(qū)22。測試區(qū)22可以是提供在半導(dǎo)體器件100中的非有源區(qū)域。測試區(qū)22可以是其上形成測試圖案的區(qū)域。例如，測試區(qū)22可以是其上進(jìn)行電或光學(xué)測量工藝的區(qū)域。在某些實(shí)施方式中，測試區(qū)22可以提供在器件區(qū)10中。

圖3示出圖2的高電壓器件區(qū)12和測試區(qū)22的平面圖。圖4示出沿圖3的線i-i'和ii-ii'截取的截面圖。圖5示出圖3的第一鰭圖案18和第二鰭圖案28以及第一柵電極14和第二柵電極24的透視圖。

參照圖2至圖5，半導(dǎo)體器件100可以包括第一柵電極14和第二柵電極24以及第一鰭圖案18和第二鰭圖案28。第一鰭圖案18和第二鰭圖案28可以設(shè)置為分別交叉第一柵電極14和第二柵電極24。第一鰭圖案18和第二鰭圖案28以及第一柵電極14和第二柵電極24可以通過以下方法形成。

首先，第一鰭圖案18和第二鰭圖案28可以分別形成在高電壓器件區(qū)12和測試區(qū)22上(圖1中的操作s10)。在一些實(shí)施方式中，第一鰭圖案18和第二鰭圖案28的每個(gè)可以形成為具有從基板w突出的形狀。第一鰭圖案18和第二鰭圖案28的每個(gè)可以在x軸方向上延伸。可選地，第一鰭圖案18和第二鰭圖案28可以在不同的方向上延伸。在一些實(shí)施方式中，第二鰭圖案28可以形成在200nm或更小的距離d2中，例如，相鄰的第二鰭圖案28可以彼此間隔開距離d2。第一鰭圖案18和第二鰭圖案28的每個(gè)可以包括從基板w生長的單晶硅圖案。第一鰭圖案18和第二鰭圖案28可以包含雜質(zhì)并因此具有導(dǎo)電性質(zhì)。器件隔離層19可以形成在第一鰭圖案18和第二鰭圖案28外面。器件隔離層19可以通過例如淺溝槽隔離(sti)技術(shù)形成。器件隔離層19可以由例如硅氧化物形成或包括例如硅氧化物。

接下來，第一柵電極14和第二柵電極24可以分別形成在第一鰭圖案18和第二鰭圖案28上(圖1中的操作s20)。此外，第一柵電極14和第二柵電極24可以形成在高電壓器件區(qū)12和測試區(qū)22的器件隔離層19上。在一些實(shí)施方式中，至少三個(gè)第二柵電極24可以形成在測試區(qū)22上。第一柵電極14和第二柵電極24可以在分別垂直于第一鰭圖案18和第二鰭圖案28的方向上延伸，例如，沿y軸方向延伸。第一柵電極14和第二柵電極24的每個(gè)可以是金屬柵電極。

參照圖5，應(yīng)力源(stressor)62可以提供在第一柵電極14的兩側(cè)，例如，相反兩側(cè)。應(yīng)力源62可以連接到第一鰭圖案18。例如，應(yīng)力源62可以用作源/漏電極。第二鰭圖案28可以在x軸方向上在測試區(qū)22上延伸，而沒有應(yīng)力源62。

圖6示出圖1中的操作s20，即，形成第一柵電極12和第二柵電極24的詳細(xì)流程圖。

參照圖6，形成第一柵電極14和第二柵電極24可以包括：形成第一虛設(shè)柵極疊層和第二虛設(shè)柵極疊層(操作s21)；形成第一間隔物和第二間隔物(操作s22)；部分地除去第一鰭圖案18以限定凹陷(操作s23)；形成輕摻雜漏極(ldd)(操作s24)；形成應(yīng)力源(操作s25)；形成層間絕緣層(操作s26)；除去第一虛設(shè)柵極疊層和第二虛設(shè)柵極疊層(操作s27)；形成柵電介質(zhì)層、功函數(shù)層和低電阻層(操作s28)；以及平坦化柵電介質(zhì)層、功函數(shù)層和低電阻層(操作s29)。

圖7至圖18示出圖6中的操作s20中的階段的工藝截面圖。

參照圖7，第一虛設(shè)柵極疊層32和第二虛設(shè)柵極疊層34可以分別形成在第一鰭圖案18和第二鰭圖案28上(操作s21)。第一虛設(shè)柵極疊層32和第二虛設(shè)柵極疊層34的每個(gè)可以包括虛設(shè)柵電介質(zhì)圖案31、虛設(shè)柵電極圖案33、緩沖圖案35和掩模圖案37。虛設(shè)柵電介質(zhì)圖案31、虛設(shè)柵電極圖案33、緩沖圖案35和掩模圖案37可以通過薄膜沉積工藝、光刻工藝和蝕刻工藝形成。

參照圖8和圖9，第一間隔物41和第二間隔物45可以形成在第一虛設(shè)柵極疊層32和第二虛設(shè)柵極疊層34的兩個(gè)側(cè)壁上，例如兩個(gè)相反側(cè)壁上，(操作s22)。第一間隔物41和第二間隔物45可以由例如硅氧化物、硅氮化物或硅氮氧化物形成或包括硅氧化物、硅氮化物或硅氮氧化物。第一間隔物41和第二間隔物45的每個(gè)可以包括內(nèi)間隔物42、中間間隔物43和外間隔物44。

具體地，參照圖8，下間隔物層42a和中間間隔物層43a可以順序地形成在第一虛設(shè)柵極疊層32和第二虛設(shè)柵極疊層34以及基板w上。下間隔物層42a和中間間隔物層43a可以使用化學(xué)氣相沉積(cvd)工藝形成。

參照圖9，外間隔物44可以形成在中間間隔物層43a的側(cè)壁上。例如，外間隔物44可以通過沉積上間隔物層以及以自對準(zhǔn)的方式蝕刻上間隔物層而形成。上間隔物層可以形成在中間間隔物層43a上。外間隔物44可以比下間隔物層42a和中間間隔物層43a厚。此外，中間間隔物43和內(nèi)間隔物42可以通過蝕刻中間間隔物層43a和下間隔物層42a而形成。外間隔物44可以在蝕刻中間間隔物層43a和下間隔物層42a的工藝中用作蝕刻掩模。因而，內(nèi)間隔物42、中間間隔物43和外間隔物44可以形成在第一虛設(shè)柵極疊層32和第二虛設(shè)柵極疊層34的每個(gè)的兩個(gè)側(cè)壁上。

參照圖10和圖11，第一鰭圖案18可以被部分地除去以在器件區(qū)10上形成鰭凹陷59(操作s23)。例如，鰭凹陷59可以由初始鰭凹陷53形成。在形成鰭凹陷59期間，第二鰭圖案28可以被抗蝕劑圖案保護(hù)?？蛇x地，第二鰭圖案28可以被部分地除去以形成鰭凹陷。

具體地，參照圖10，初始鰭凹陷53可以形成在第一虛設(shè)柵極疊層32和第一間隔物41外面。初始鰭凹陷53可以通過各向異性蝕刻方法形成。初始鰭凹陷53可以與第一間隔物41對準(zhǔn)，當(dāng)在平面圖中觀看時(shí)。

參照圖11，鰭凹陷59可以通過各向同性蝕刻第一鰭圖案18而形成。例如，第一鰭圖案18可以通過濕蝕刻法被蝕刻。鰭凹陷59可以包括位于第一間隔物41下面的部分。

參照圖12，ldd61可以形成在鰭凹陷59的底部和側(cè)部中(操作s24)。ldd61可以通過離子注入工藝形成。ldd61可以形成為包含雜質(zhì)，其導(dǎo)電類型不同于第一鰭圖案18中的雜質(zhì)的導(dǎo)電類型。ldd61可以具有沿鰭凹陷59的內(nèi)表面的均勻的厚度。在一些實(shí)施方式中，第一鰭圖案18可以包含硼(b)，ldd61可以包含砷(as)或磷(p)。在某些實(shí)施方式中，第一鰭圖案18可以包含砷(as)或磷(p)，ldd61可以包含硼(b)。

參照圖13和圖14，應(yīng)力源62可以形成在鰭凹陷59中(操作s25)。在一些實(shí)施方式中，應(yīng)力源62可以包括嵌入的應(yīng)力源或引起應(yīng)變的圖案。例如，應(yīng)力源62可以包括第一至第三半導(dǎo)體層63、64和65。在形成應(yīng)力源62期間，第二鰭圖案28可以被掩模層保護(hù)。在某些實(shí)施方式中，應(yīng)力源可以形成在第二鰭圖案28的鰭凹陷中。

具體地，參照圖13，第一半導(dǎo)體層63和第二半導(dǎo)體層64可以順序地形成在鰭凹陷59中。第一半導(dǎo)體層63和第二半導(dǎo)體層64的每個(gè)可以通過選擇性外延生長(seg)工藝生長并可以包含si、sic或sige中的至少一個(gè)。第二半導(dǎo)體層64可以形成為完全地填充鰭凹陷59。相對于基板w的底部，第二半導(dǎo)體層64的頂部可以比第一鰭圖案18的頂部高。

例如，第一半導(dǎo)體層63可以包括通過選擇性外延生長(seg)工藝形成的硼摻雜的sige層。在第一半導(dǎo)體層63中，鍺(ge)的含量可以在從大約10％至大約25％的范圍。在第一半導(dǎo)體層63中，硼(b)的含量可以比ldd61中的硼(b)的含量高。第一半導(dǎo)體層63可以形成為共形地覆蓋鰭凹陷59的內(nèi)表面。第二半導(dǎo)體層64可以包括通過選擇性外延生長(seg)工藝形成的硼摻雜的sige層。

在第二半導(dǎo)體層64中，鍺(ge)的含量可以比第一半導(dǎo)體層63中的鍺(ge)的含量高。例如，在第二半導(dǎo)體層64中，鍺(ge)的含量可以在從大約25％至大約50％的范圍。在第二半導(dǎo)體層64中，硼(b)的含量可以比第一半導(dǎo)體層63中的硼(b)的含量高。可選地，第一半導(dǎo)體層63和第二半導(dǎo)體層64的每個(gè)可以包含sic。第一半導(dǎo)體層63和第二半導(dǎo)體層64可以包括通過選擇性外延生長(seg)工藝形成的硅(si)層。

參照圖14，第三半導(dǎo)體層65可以形成在第二半導(dǎo)體層64上。第三半導(dǎo)體層65可以包括通過選擇性外延生長(seg)工藝形成的硅(si)層。

參照圖15，層間絕緣層69可以形成在第一間隔物41和第二間隔物45外面并在基板w上(操作s26)。層間絕緣層69可以包括電介質(zhì)層，電介質(zhì)層可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一個(gè)形成。層間絕緣層69的形成可以包括薄膜沉積工藝和平坦化工藝?？梢赃M(jìn)行化學(xué)機(jī)械拋光(cmp)工藝、回蝕刻工藝或其任何組合以平坦化層間絕緣層69。掩模圖案37和緩沖圖案35可以在層間絕緣層69的平坦化期間被除去。層間絕緣層69、第一間隔物41和第二間隔物45以及虛設(shè)柵電極圖案33可以具有暴露在基本上相同的水平的頂表面。

參照圖16，虛設(shè)柵電介質(zhì)圖案31和虛設(shè)柵電極圖案33可以被除去以形成第一溝槽38和第二溝槽39(操作s27)。第一鰭圖案18和第二鰭圖案28可以通過第一溝槽38和第二溝槽39暴露。

參照圖17，可以形成第一柵電介質(zhì)層73和第二柵電介質(zhì)層74以及柵電極層77(操作s28)。在一些實(shí)施方式中，第一柵電介質(zhì)層73和第二柵電介質(zhì)層74可以形成為具有大約3nm至大約50nm的厚度。

第一柵電介質(zhì)層73可以形成在第一鰭圖案18和第二鰭圖案28上。第一柵電介質(zhì)層73可以被稱為界面氧化物層。第一柵電介質(zhì)層73可以通過在虛設(shè)柵電介質(zhì)圖案31上進(jìn)行清潔工藝而形成。第一柵電介質(zhì)層73可以由硅氧化物形成或包括硅氧化物。第一柵電介質(zhì)層73可以形成在第一溝槽38和第二溝槽39的底表面上。在某些實(shí)施方式中，第一柵電介質(zhì)層73可以用作虛設(shè)柵電介質(zhì)圖案31。例如，第一柵電介質(zhì)層73可以具有約1nm的厚度。

第二柵電介質(zhì)層74可以使用原子層沉積工藝形成。在一些實(shí)施方式中，第二柵電介質(zhì)層74可以由硅氧化物、硅氮化物、硅氮氧化物、高k電介質(zhì)材料中的至少一個(gè)形成或包括硅氧化物、硅氮化物、硅氮氧化物、高k電介質(zhì)材料中的至少一個(gè)。例如，第二柵電介質(zhì)層74可以包括hfo或hfsio。第二柵電介質(zhì)層74可以具有大約2nm至大約49nm的厚度。第二柵電介質(zhì)層74可以形成在第一溝槽38和第二溝槽39的側(cè)表面和底表面上。第一柵電介質(zhì)層73可以形成在第一鰭圖案18和第二鰭圖案28與第二柵電介質(zhì)層74之間。

第一柵電介質(zhì)層73和第二柵電介質(zhì)層74中的一個(gè)可以形成在低電壓器件區(qū)16上?？蛇x地，第三柵電介質(zhì)層，其與第一柵電介質(zhì)層73和第二柵電介質(zhì)層74不同，可以形成在低電壓器件區(qū)16上。第三柵電介質(zhì)層可以由與第一柵電介質(zhì)層73或第二柵電介質(zhì)層74的材料基本上相同的材料形成。第三柵電介質(zhì)層可以形成為具有比第一柵電介質(zhì)層73和第二柵電介質(zhì)層74的厚度小的厚度。例如，第三柵電介質(zhì)層的厚度可以在從大約1nm至大約20nm的范圍。

返回參照圖17，柵電極層77可以覆蓋第一鰭圖案18和第二鰭圖案28的頂表面和側(cè)表面。柵電極層77可以形成為完全地填充第一溝槽38和第二溝槽39并覆蓋基板w。在一些實(shí)施方式中，柵電極層77可以包括功函數(shù)層75和低電阻層76。

功函數(shù)層75可以形成在第二柵電介質(zhì)層74上，例如，功函數(shù)層75可以在第二柵電介質(zhì)層74上并沿著第一溝槽38和第二溝槽39的底部和側(cè)壁是共形的。在一些實(shí)施方式中，功函數(shù)層75可以通過原子層沉積方法形成。功函數(shù)層75可以由例如n型或p型功函數(shù)金屬形成或包括例如n型或p型功函數(shù)金屬。n型功函數(shù)金屬可以包括tic、tial、taal、hfal或其組合，p型功函數(shù)金屬可以包括氮化鈦(tin)。

低電阻層76可以形成在功函數(shù)層75上。在一些實(shí)施方式中，低電阻層76可以使用濺射工藝形成。低電阻層76可以包括金屬層，該金屬層由例如w、wn、ti、tin、tial、tialc、ta、tan或?qū)щ姷奶贾械闹辽僖粋€(gè)形成或包含w、wn、ti、tin、tial、tialc、ta、tan或?qū)щ姷奶贾械闹辽僖粋€(gè)。

參照圖18，第一柵電介質(zhì)層73和第二柵電介質(zhì)層74以及柵電極層77可以被平坦化以形成第一柵電極14和第二柵電極24(操作s29)。柵電極層77的平坦化可以使用化學(xué)機(jī)械拋光(cmp)工藝或回蝕刻工藝中的至少一個(gè)進(jìn)行。因此，層間絕緣層69、第一間隔物41和第二間隔物45、第二柵電介質(zhì)層74和柵電極層77可以具有暴露在基本上相同的水平的頂表面。功函數(shù)層75可以提供為覆蓋低電阻層76的底表面和側(cè)表面。第二柵電介質(zhì)層74可以提供為覆蓋功函數(shù)層75的底表面和側(cè)表面。

第一柵電極14、第一鰭圖案18和應(yīng)力源62可以構(gòu)成有源鰭晶體管。在一些實(shí)施方式中，有源鰭晶體管可以被認(rèn)為是三維(3d)晶體管。在某些實(shí)施方式中，第二柵電極24和第二鰭圖案28可以是測試圖案。

圖19示出在圖1的操作s10中用于測量接觸電位差(vcpd)的測量設(shè)備200的圖。圖20示出在第二柵電極24上的測量設(shè)備200中的開爾文探針223的截面圖。

參照圖1、圖19和圖20，測量設(shè)備200可以配置為測量第二柵電極24的接觸電位差(vcpd)并確定第一柵電極14的閾值電壓(vth)(操作s30)。

參照圖19，測量設(shè)備200可以包括平臺(tái)211、開爾文探針223、控制器235和參考樣品247。開爾文探針223可以提供在平臺(tái)211上，例如在平臺(tái)211上方。開爾文探針223可以包括非接觸型開爾文探針。例如，開爾文探針223的直徑(即2r)可以小于10μm，例如大于0.01μm且小于10μm?？刂破?35可以連接到，例如電連接到，開爾文探針223和平臺(tái)211?？刂破?35可以配置為控制開爾文探針223和平臺(tái)211的位置。參考樣品247可以提供為鄰近平臺(tái)211的側(cè)表面。參考樣品247可以包括鉑塊。

開爾文探針223可以設(shè)置在參考樣品247上，例如在參考樣品247上方，然后可以設(shè)置在基板w上。例如，開爾文探針223可以在參考樣品247和基板w上的柵電極24的每個(gè)上方對準(zhǔn)以測量參考樣品247和柵電極24的每個(gè)的接觸電位差(vcpd)，例如，參考樣品247和柵電極24的每個(gè)相對于開爾文探針223的vcpd。

控制器235可以從開爾文探針223接收測量到的接觸電位差(vcpd)，即，接觸電位差(vcpd)可以對應(yīng)于從基板w和開爾文探針223測量的電壓?？刂破?35可以評估柵電極24的有效功函數(shù)差或者柵電極24的閾值電壓(vth)，因?yàn)闇y量的接觸電位差(vcpd)和參考樣品247的測量值之間的差異與形成在基板w上的器件的有效功函數(shù)或該器件的柵電極的閾值電壓(vth)有關(guān)。

參照圖19和圖20，開爾文探針223可以提供在第二柵電極24上，例如，在第二柵電極24上方。例如，開爾文探針223可以與第二柵電極24垂直地間隔開大約1μm至大約1cm的距離。在這種情況下，會(huì)需要考慮基板w的表面和開爾文探針223之間的電場。

在一些實(shí)施方式中，開爾文探針223的面積，例如，開爾文探針223的面對測試區(qū)22的表面的面積，可以小于測試區(qū)22的面積。例如，測試區(qū)22可以具有大約78.5μm²或更大的面積。

參照圖3、圖19和圖20，開爾文探針223可以用于對其上重復(fù)地布置柵電極的器件區(qū)進(jìn)行測量過程，從而測量接觸電位差(vcpd)。如果相鄰的第二柵電極24之間的距離d1被增加到比特定電位高，則開爾文探針223不能測量包括第二柵電極24的區(qū)域上的接觸電位差(vcpd)，例如，開爾文探針223不能準(zhǔn)確地測量接觸電位差(vcpd)。因此，當(dāng)距離d1超過預(yù)定值時(shí)，接觸電位差(vcpd)的測量中缺乏精度會(huì)導(dǎo)致確定柵電極的閾值電壓(vth)上的困難。

例如，根據(jù)實(shí)施方式，相鄰的第二柵電極24之間的距離d1可以被設(shè)定為大約4μm或更小。在另一示例中，相鄰的第二柵電極24可以形成為其間的距離小于開爾文探針223的直徑的1/2.5倍的距離，考慮到在測量接觸電位差(vcpd)時(shí)在基板w和開爾文探針金屬223之間產(chǎn)生的電場以及柵電極之間的絕緣層。例如，如果第二柵電極24之間的距離d1大于約4μm，則從使用開爾文探針223的接觸電位差(vcpd)的測量值獲得的閾值電壓(vth)不能具有足夠高的精度。

控制器235可以配置為進(jìn)行用于從第二柵電極24或從柵電極區(qū)域經(jīng)由開爾文探針223獲得接觸電位差(vcpd)的測量過程并根據(jù)使用相同的方法獲得的參考樣品247的測量值而獲得目標(biāo)物體(即柵電極)的閾值電壓(vth)。例如，第二柵電極24的接觸電位差(vcpd)可以與功函數(shù)層75的功函數(shù)或厚度成比例。功函數(shù)層75的功函數(shù)可以取決于其材料。功函數(shù)層75的厚度可以從測量的接觸電位差(vcpd)計(jì)算。因此，控制器235可以根據(jù)計(jì)算的功函數(shù)層75的厚度(其由第二柵電極24的測量的接觸電位差(vcpd)而計(jì)算)計(jì)算第一柵電極14的閾值電壓(vth)。低電阻層76可以不影響接觸電位差(vcpd)。功函數(shù)層75的功函數(shù)和厚度可以被計(jì)算為第二柵電極24的閾值電壓(vth)。

測量的接觸電位差(vcpd)可以與第二柵電極24的測量的閾值電壓(vth)有關(guān)或?qū)?yīng)于第二柵電極24的測量的閾值電壓(vth)，例如，第二柵電極24的測量的接觸電位差(vcpd)可以基本上等于第二柵電極24的閾值電壓(vth)。接觸電位差(vcpd)的測量精度可以取決于功函數(shù)層75的有效面積。這可以是因?yàn)樗鼘?yīng)于器件的實(shí)質(zhì)上貢獻(xiàn)閾值電壓的金屬層的比。測量精度可以給定為閾值電壓(vth)的測量值與從第二柵電極24的結(jié)構(gòu)計(jì)算的閾值電壓(vth)的比。此外，測量精度可以與從對基板的測量獲得的信號的強(qiáng)度有關(guān)。

接觸電位差(vcpd)的測量精度可以取決于第二柵電極24的功函數(shù)層75的有效面積而變化。在一些實(shí)施方式中，有效面積可以包括平面面積和垂直面積。

平面面積可以對應(yīng)于功函數(shù)層75的水平面積。例如，平面面積可以通過將圖3的第二柵電極24的長度l1和寬度w1相乘來獲得。

垂直面積可以對應(yīng)于功函數(shù)層75的在高度方向上的面積，例如，沿著垂直于水平面積的方向。在一些實(shí)施方式中，垂直面積可以包括垂直側(cè)壁面積和垂直溝道面積。

垂直側(cè)壁面積可以是鄰近于第二間隔物45的功函數(shù)層75在其高度方向上的面積。垂直側(cè)壁面積可以與第二間隔物45的高度成比例。例如，垂直側(cè)壁面積可以通過2×l1×h1獲得，其中l(wèi)1是圖3中的第二柵電極24的長度，h1是圖20中的第二柵電極14的高度。因此，功函數(shù)層75的有效面積可以與第二柵電極24的高度成比例。

垂直溝道面積可以與鄰近于第二鰭圖案28的側(cè)壁的功函數(shù)層75在其高度方向上的面積有關(guān)。垂直溝道面積可以與第二鰭圖案28的高度成比例。

圖21示出沿圖3的線iii-iii'截取的截面圖。

參照圖3和圖21，垂直溝道面積可以通過用第二柵電極24的寬度w1乘以第二鰭圖案28的高度h2而獲得。第二鰭圖案28的高度h2可以對應(yīng)于從器件隔離層19的頂表面到第二鰭圖案28的頂表面的距離。因此，功函數(shù)層75的有效面積可以與第二鰭圖案28的高度成比例。

在3d晶體管和平面晶體管具有基本上相同的線寬度和長度的情況下，它們可以具有相同的平面面積。由于平面晶體管不具有垂直面積，所以3d晶體管可以具有比平面晶體管的有效面積大的有效面積。當(dāng)3d晶體管和平面晶體管具有相同的平面面積時(shí)，3d晶體管的接觸電位差的測量精度或靈敏度可以比平面晶體管的接觸電位差的測量精度或靈敏度更高。換句話說，第二鰭圖案28和第二柵電極24可以有助于增大測量接觸電位差(vcpd)的可靠性。

圖22示出測量精度對第二柵電極24的功函數(shù)層75的有效面積比的依賴性的圖形。如之前討論的，測量精度由閾值電壓(vth)的測量值與從第二柵電極24的結(jié)構(gòu)計(jì)算的閾值電壓(vth)的比給出。

參照圖22，當(dāng)功函數(shù)層75具有約85％至約183％的有效面積比時(shí)，從使用測量設(shè)備200的接觸電位差(vcpd)的測量獲得的柵電極的閾值電壓(vth)具有95％或更高的測量精度。這里，有效面積比是指第二柵電極24的功函數(shù)層75的有效面積(如之前所述而計(jì)算)與測試區(qū)22的總平面面積的比。例如，當(dāng)功函數(shù)層75具有約85％的有效面積比時(shí)，測量精度為99％。當(dāng)功函數(shù)層75具有約173％的有效面積比時(shí)，測量精度為98％。當(dāng)功函數(shù)層75具有約165％、178％或183％的有效面積比時(shí)，測量精度為97％。

當(dāng)功函數(shù)層75具有低于約85％的有效面積比(例如約38％)時(shí)，測量設(shè)備200的測量精度低于90％。即使當(dāng)功函數(shù)層75具有比約183％高的有效面積比時(shí)，如果柵電極之間的距離d1大于特定值，則由測量設(shè)備200測量的閾值電壓(vth)具有低于95％的測量精度。例如，當(dāng)功函數(shù)層75具有約194％的有效面積時(shí)，測量精度為94％。當(dāng)功函數(shù)層75具有約225％的有效面積時(shí)，測量精度為91％。

在測量第二柵電極24的閾值電壓(vth)之后，上絕緣層可以形成在第一柵電極14和第二柵電極24以及層間絕緣層69上。然后，上絕緣層的一部分可以被除去以形成接觸孔，每個(gè)接觸孔暴露第一柵電極14和第二柵電極24中的對應(yīng)一個(gè)的一部分。此后，互連可以形成在接觸孔中以及在上絕緣層的部分上。

根據(jù)一些實(shí)施方式，制造半導(dǎo)體器件的方法可以包括在鰭圖案上形成柵電極以及測量接觸電位差(vcpd)。測量的接觸電位差可以用于確定柵電極的閾值電壓。在一些實(shí)施方式中，接觸電位差(vcpd)可以通過開爾文探針測量。柵電極的vcpd的測量可以在形成于柵電極上的互連之前進(jìn)行。因此，提供在線監(jiān)測技術(shù)，其中柵電極的有效功函數(shù)在相應(yīng)的工藝中被快速測量，并且可以減少工藝中的柵電極的功函數(shù)差的反饋時(shí)間。

此外，柵電極可以包括功函數(shù)層和低電阻層。功函數(shù)層的有效面積可以與鰭圖案的高度和圖案上的分布密度成比例。此外，功函數(shù)層的有效面積也可以與柵電極的高度成比例。考慮到開爾文探針和基板(例如圖案的電極和相鄰的絕緣層)之間的電場，功函數(shù)層的有效面積可以與開爾文探針的測量精度成比例。這可以允許探針具有幾何地優(yōu)化的形狀。因此，由于鰭圖案(其被優(yōu)化用于這樣的電特性的測量)和鰭圖案上的柵電極，可以增大功函數(shù)層的有效面積，而且可以改善經(jīng)由測量接觸電位差(vcpd)而對柵電極的閾值電壓的測量的準(zhǔn)確性。

這里已經(jīng)公開了示例實(shí)施方式，雖然采用了具體術(shù)語，但是它們僅用于以一般的和描述性的含義解釋而不是為了限制的目的。在一些情況下，對于本申請所屬領(lǐng)域的普通技術(shù)人員來說明顯的是，結(jié)合特定實(shí)施方式描述的特征、特性和/或元件可以單獨(dú)使用或者與結(jié)合其他元件描述的特征、特性和/或元件結(jié)合，除非另外具體指出。因此，本領(lǐng)域普通技術(shù)人員將理解，可以在其中進(jìn)行形式和細(xì)節(jié)上的變化，而沒有背離權(quán)利要求書給出的本發(fā)明的精神和范圍。

本申請要求名稱為“半導(dǎo)體器件及其制造方法”、于2015年9月23日在韓國知識(shí)產(chǎn)權(quán)局提交的韓國專利申請第10-2015-0134763號以及于2016年8月17日在韓國知識(shí)產(chǎn)權(quán)局提交的韓國專利申請第10-2016-0104477號的優(yōu)先權(quán)，其全部內(nèi)容通過引用結(jié)合于此。